• 状态 Resolved
  • 已锁定 已锁定
  • 回复 7 回复
  • 订户 0 订户
  • 视图 566 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TAS5630B：如何实现引脚对引脚短路保护？

admin
Guru**** 2393725 points
Other Parts Discussed in Thread: TAS5630B

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/672574/tas5630b-how-is-the-pin-to-pin-short-circuit-protection-implemented

器件型号：TAS5630B

您好！

我们有一个使用 TAS5630B 的设计、其中 VDD 和 GVDD_X 在 PVDD_X 之前上升几秒钟 当 PPSC 检测系统在 VDD 供电时启动时、我们想知道该系统是否能够检测到我们设计中的 OUT_X <-> GND_X 和 OUT_X <-> PVDD_X 短路(即未提供 PVDD_X 时)、或者是否始终通过、即使短路也是如此。

为了解决这一问题、我们需要了解 PPSC 保护在内部的工作原理。 我们认为、在半桥设置为高阻态时启用拉电流的一种可能性是： 在检测到 OUT_X 到 GND_X (RESP PVDD_X)短路的第一个(RESP 第二个)步骤期间、将在 OUT_X 和 PVDD_X (RESP GND_X)之间内部启用拉电阻、以便 OUT_X 上产生的电压为 PVDD_X (RESP GND_X)、且无短路和 GND_X (PVDD_X (PVDD_X)。 如果未提供 PVDD_X、则将始终在 OUT_X 上提供0V 电压。 另一种可能是使用限流器将 VDD 连接到 OUT_X、并测量 OUT_X 上的电压变化

数据表中的"7.3.2.1加电"部分指出不需要加电序列、但它似乎仅比较 VDD 和 GVDD_X 的电源、而忽略 PVDD_X 请澄清。

本节还指出、在为器件加电时、无需(尽管建议)保持/复位为低电平。 但是、如果我们为 VDD 和 GVDD_X 提供/RESET 低电平、然后释放/RESET 电平、然后仅提供 PVDD_X 电压、我们有时会出现意外过流、从而导致放大器无法使用。 如果我们仅在提供 VDD、GVDD_X 和 PVDD_X 后才释放/RESET、则一切都正常。

  • 0
    TI__Guru**** 2393725 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好！

    在所有电源正常运行且稳定之前、绝不应启用复位。

    基本上、PPSC 所做的是使用器件内部的小电流(而非输出 FET)将每个输出拉高(以检查是否存在对地短路)和拉低(以检查是否存在对 PVDD 短路)。 如果没有 PVDD、此 PPSC 检查无法通过、因此器件只需坐在那里并无限期重试 PPSC。

    此致、

    -Adam
  • 0
    TI__Guru**** 2393725 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    如果在 PVDD 和无短路之前无法通过 PPSC 检查、则在设计过程中应始终看到/SD 有效。 但是、在这段时间内、我们得到一个稳定的/SD、但它并不总是置位(即、它的状态从一个上电到另一个上电是随机的)。 您如何解释这一点？
  • 0
    TI__Guru**** 2393725 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    请准确解释您看到此行为的启动顺序？

    另请分享您的原理图。

    此致、

    -Adam
  • 0
    TI__Guru**** 2393725 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的快速回复。

    [引用 user="Adam Sidelsky"]请准确解释您看到此行为的启动顺序？

    1. t = 0s 时：
      • /RESET 保持低电平。
      • 音频输入保持安静。
      • PVDD 关闭。 请注意、如果电路板快速上电(大电容未完全放电)、此时 PVDD 上可能存在残余电压。
      • VDD 和 GVDD 同时上升至12V
    2. 提供 VDD 和 GVDD 后、/SD 和/CLIP 均为低电平或两者均为高电平。
    3. t = 4s 时、PVDD 上升至30V
    4. 然后、系统会等待、直至/SD 被取消置位(假设这发生在 T4)。
    5. t = T4 + 1s 时、释放/RESET。
    6. 然后、系统会等待直至确认就绪、以便逐步将音频输入的音量提高至其标称电平。

    [报价用户="Adam Sidelsky"]另请分享您的原理图。

    我将检查是否允许我提供它。 是否有方法将其作为私人消息发送？ 真的没有什么特别的东西。 它严格遵循数据表。 TAS 由 MCU 和 DSP 控制、并有一个 FET 用于打开或关闭 PVDD。

    此致、
    Benoît μ A

  • 0
    TI__Guru**** 2393725 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Benoit、

    感谢您的解释。 您可以在 Sideladamsky(at)ti (dot) com 向我发送原理图，我将对其进行审阅。

    在上面编号的步骤中、您提到的问题是：
    "如果 PPSC 检查在 PVDD 和无短路之前无法通过、则在设计过程中应始终看到/SD 有效。 但是、在这段时间内、我们得到了一个稳定的/SD、但它并不总是有效(即它的状态从一个上电到另一个上电是随机的)："

    此致、

    -Adam
  • 0
    TI__Guru**** 2393725 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Adam、

    谢谢。 我将在星期一看到原理图。

    这个问题从一开始就存在、在第2步中。 根据您对 PPSC 检查所说的内容、我们应该始终看到/SD 从步骤2到步骤3有效、即从 VDD 和 GVDD 的上升(PPSC 检查开始)一直持续到 PVDD 上升(PPSC 检查结束)后很短的时间。 该电压最终可与 PVDD 一起通过)、假设没有短路。 这种不一致的行为是怪异的、可能会暗示某件事是错误的(可能 PVDD 不应在 VDD 和 GVDD 之后升高)、因此我们想确定应该在这里做什么、 此外、我们还希望确保 PPSC 检查在我们的设计中在发生短路时有效(我们最好不要对此进行测试、如果我们做了错误、则行为可能不一致)、但除了这些疑问、我们的设计工作正常。

    此致、
    Benoît μ A

  • 0
    TI__Guru**** 2393725 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Adam、

    上电时的/CLIP 行为是由 PVDD 控制逻辑中的毛刺引起的。 这现在已修复。

    对于/SD、行为仍然相同。 我附加了显示两个观察到的启动序列的波形。 您可以使用 Saleae Logic (www.saleae.com/downloads)打开它们 或使用 CSV 导出。

    我现在已经解决了难题：/SD 在上电时的行为取决于 PVDD 上的残余电压。 如果电压低于1.4V 左右、则/SD 保持低电平、直到 PVDD 上升至良好、这与您所述的 PPSC 检查的行为相对应、即在环路中发生故障、直到 PVDD 和引脚对引脚短路为止。 否则(上电时 PVDD >= 1.4V)、/SD 会立即上升并保持高电平、这意味着 PVDD 上的残余电压足够高、足以使 PPSC 检查通过。 在后一种情况下(PPSC 检查通过 PVDD 上的残余电压)、是否存在因 PVDD 不稳定而导致出现错误负值的风险(即没有检测到短路)？

    此致、
    Benoît μ A

    e2e.ti.com/.../TAS5630B-Startup.7z