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[参考译文] TLV320ADC3101:DMIC 输入到 TDM 输出的 TLV320ADC3101设置问题

Guru**** 2385020 points
Other Parts Discussed in Thread: TLV320ADC3101
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/697211/tlv320adc3101-question-of-tlv320adc3101-settings-for-dmic-input-to-tdm-output

器件型号:TLV320ADC3101

您好、Sirs、

我们  支持客户对 TLV320ADC3101进行编程、以将 DMIC 输入(引脚19、引脚20)转换为 TDM 输出。 不过、我们在 GUI 中看到了 DMIC 配置选项卡、ASI 页面中没有 TDM 选项。 您是否会建议将 TLV320ADC3101的 ASI 配置为 TDM 的过程?  






谢谢、此致、

陈耀恩
2018年6月7日

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    您好、Wayne、

    要将器件配置为 TDM 模式、仅需将音频接口设置为 DSP 模式、前提是提供给器件的位时钟频率大于 N×Data_size×FS、其中 FN 是 TDM 总线中通道的第 Number。

    此致、

     Diego Melendez López í a
      音频应用工程师

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    您好、Diego、

    非常感谢。 我们是否可以获得以下配置的 PLL 配置提示?

    BCK = 32 * 2 * 8K
    MCK = 256 * 8K;

    谢谢、此致、

    陈耀恩
    2018年6月12日
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    您好、Wayne、

    根据提供的信息、我假设 ADC3101配置为 μ I²S 主器件、采样率为8kHz、对吧?。 如果是、则需要以下时钟配置。

    MCLK 输入= 2.048MHz

    CODE_CLKIN = MCLK
    NADC = 1
    mAdc = 2
    AOSR = 128
    BDIV_CLKIN = ADC_CLK
    BCLK N 分频器= 4

    请注意、PLL 不与该应用配合使用、因为只有 NADC 和 mAdc 分频器可用于生成8kHz 采样率。 在这种配置下、 将提供1.024MHz 时钟作为 DMIC 时钟、这对于典型的数字麦克风来说应该很好。

    此致、

     Diego Melendez López í a
      音频应用工程师

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    您好、Diego、

    客户在 www.ti.com/.../slaa508.pdf 上编写了 CFG 跟进 ADC3101应用手册、仍然获得平坦的 DMCLK 和 DOUT 输出。 您是否会帮助我们检查是否存在缺失或错误?

    ------------------------------------------------------
    W 30 01 01 #软件复位
    W 30 00 00 #选择第0页
    W 30 04 0F #时钟生成多路复用-逻辑电平0和 PLL_CLK (在片上生成)
    W 30 26 03 # EARLY_3-状态已启用且 TIME_SLOT_MODE 已启用
    W 30 35 12 #使能 DOUT 引脚

    #Digital Microphone Setting (数字麦克风设置)
    W 30 33 28 #Select DMCLK 引脚作为数字麦克风时钟
    W 30 34 04 #Select DMDIN 引脚作为数字麦克风数据输入
    W 30 50 02 #left channel on 下降沿、right channel on rising 边缘。
    W 30 51 CC #Turn ADC on and Enable Digital Microphone (W 30 51 CC #打开 ADC 并启用数字麦克风)
    w 30 52 00 #Unmute Both ADC
    ------------------------------------------------------

    谢谢、此致、

    陈耀恩
    2018年6月21日
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    您好、Wayne、

    我修改了代码、看起来 iw 问题与时钟配置有关、特别是寄存器4。 它被配置为使用一个逻辑"0"作为 PLL 输入并使用 PLL 作为内部时钟树的源、这将导致内部没有时钟运行。 根据之前的响应、寄存器4的正确设置将是0x00 (如果他们想要将 PLL 输入连接到逻辑0、则为0x0C)。

    此致、

     Diego Melendez López í a
      音频应用工程师