[参考译文] SRC4392：MCLK 偏差容差

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部件号：SRC4392

我想知道当用作 DIR 的基准时、MCLK 频率允许偏离寄存器11：PLL1配置寄存器3中设置的值的多少(例如、以 ppm 为单位)。

0 admin 2 年多前

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您好，Floris：

数据表中没有此类信息、我无法真正为您提供容差的数字。我们只需要知道对于通用参考时钟和各种 PLL 系数、它的误差可能为0.0003%、这个误差范围可以接受。

此致、

Arash

0 admin 2 年多前

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尊敬的 Arash：

谢谢你。因此、这将是3ppm。 EVM 上的晶振为+/-50ppm。
由于大多数晶体的额定容差为10-20ppm (或更高)、这意味着需要进行调优或严格的预选？

此致、

弗洛里斯

0 admin 2 年多前

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您好、Floris：

如前所述、我们没有有关 MCLK 容差的信息、所述的0.0003%误差并不是用作指南或边界。

数据表中关于晶体振荡器选择的唯一信息如下：

为了实现最佳性能、建议 MCLK 和 RXCKI 输入的时钟源由低抖动晶体振荡器生成。通常、应避免使用锁相环(PLL)时钟合成器、除非它们是为低时钟抖动而设计和/或指定的。

此致、

Arash

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