[参考译文] PCM1863：时序要求

明天作出响应

您能给我发送您想要支持的特定 bck 和 LRCK 计时吗?

(1)如果客户使用 PLL bck 输入、则只需按照下表所示应用 bck 和 fs。 芯片应

自动生成内部时钟。 如下面的时序所示、PLL 始终打开。

2.根据我看到的结果、您使用采样 Ratefs=192kHz、使用12.288Mhz 的 bck 来获得64的 bck/FSYNC 比率。

由此可得出 TBCLK=81.3ns。 Tblk/2=40.6ns

在我看来 、在受控模式中、传入的时序一直是这样、LRCK 被从 bck 中减计数。

如果 BCK 上升沿是触发 LRCK 生成 的触发器、则为  

LRCK 转换在 BCLK 上升沿之后出现。 下一个上升沿在几乎 Tblk 时间之后出现。

因此、TLRSU 可以大于50ns。

3. 在 Fs48KHz 64BCK 条件下、器件输出 tLRDO 的实际捕获值为320ns。

320ns 是否为测量值？ 您能描述一下这种情况下的测试吗？ 我之所以提出这个问题、是因为第一个位始终可能是0。 在48K/64BCK 上，bck=3.072Mhz。每个位时间为320ns。

因此、第一个位上可能没有数据。

请检查 RX_TDM_OFFSET

4.

tLRHD 阈值 LRCK 为90%、BCK 为1.4V。 这是图像中定义的时序

尊敬的 Sanjay：

感谢您的支持。

(1)在表12中、我们客户的配置是 FS=48kHz 64BCK 模式。 我们的担心是、在 PLL 模式下、不需要 SCKI 输入时钟。 然后、BCK 时序"tBCKL 最小值为1.5x tSCKI"要求不被满足。 在 PLL 模式期间、我们是否可以预计没有 BCKL 最小时序要求？  

(2) 取决于 I2S 主处理器、在某些情况下、bck 下降沿会触发到 LRCK 边沿。 如以下数据表上的时序图所示。 在这种情况下、"tLRSU min is 50ns"可以放宽、在 FS-192KHz 时接受40.7ns？

(3)正确、我们使用具有1BCK 延迟的 I2S 模式。

(4)脚注说明"(1)输入的时序测量基准电平为1.4V、输出为0.5VDD。 上升和下降时间为输入/输出信号摆幅的10%到90%之间的时间。"  根据这篇文章、我们认为 BCK 和 LRCK 时序应为1.4V 点、图是偏移的。

此致、

Mochizuki

我明天回复(03/23)