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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1207930/dix4192-delay-of-block-start
部件号：DIX4192您好！
查看数据表上的图12时、帧0起始点是 BLS 输入之后的同步 H 沿。
我们的捕获结果显示、前导码 Z (块起始) Pont 是从同步 H 边沿延迟的。
我们如何消除此阻止启动延迟？
或者这是正确的函数吗、它不能改变这个延迟？
另一个问题是 BSSL 的功能、位于寄存器07 bit = 0图29上的 BSSL。
它指定了 TSLIP 中断触发源。
但它并未更改上述的实际块启动延迟时间。 这个函数是正确的吗？
此致、
Mochizuki
