[参考译文] TLV320DAC3203：TDM 应用的最大 BCLK 值

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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1225148/tlv320dac3203-maximum-bclk-value-for-tdm-application

器件型号：TLV320DAC3203

您好！

我需要在 TDM 模式下使用 TLV320DAC3203、从器件、SR = 96kHz、主器件将生成一个256.fs 的帧、即 BCLK = 24、576MHz。产生高噪声频率的原因是、主器件承载24/32位不同音频源的8个时隙。 TLV320DAC3203中的偏移资源允许我选择所需的源。

在 TLV320DAC3203文档中、blck_min_hi_period 和 BCLK_min_low_period = 35ns、可得出的最大频率约为14、3MHz。

除了将 SR 降低至48kHz 之外、是否有其他方法可以解决该问题？

非常感谢、此致、
Cassio

2 年多前

0 admin 2 年多前

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尊敬的 Cassio：

正如您提到的、根据规格、我不需要器件能够支持更高的时钟速率。我假设您的系统需要所有8个通道在同一条总线上运行？否则、您可以考虑减少插槽数量、从而降低时钟速率。
为了在更高的时钟速率下再次检查器件性能、我们可以计划下周用 EVM 运行一些测试、尽管这不是完整的器件特性或验证、无论如何都可以吗？

此致、
-Ivan Salazar
应用工程师

0 admin 2 年多前

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大家好、Ivan、

是的、系统将需要在 tdm 帧中使用8至10个通道、同一条总线。

很感谢您通过 EVM 测试更高的时钟速率所做的努力、我会等待您的结果。

非常感谢、此致。

0 admin 2 年多前

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尊敬的 Cassio：

好的、我会在下周发布有关该测试的任何进展。

此致、
-Ivan Salazar
应用工程师

0 admin 2 年多前

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大家好、Ivan、

您是否获得了 EVM 板测试的一些结果？

再次感谢！

0 admin 2 年多前

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尊敬的 Cassio：

对延迟回复深表歉意。
很遗憾、我现在出差不在办公室、我将完成测试、并在下周早些时候与您联系。

此致、
-Ivan Salazar
应用工程师

0 admin 2 年多前

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尊敬的 Cassio：

在实验室中对其进行测试后、我可以验证器件是否能够支持建议的更高时钟速率。结论是您可能必须降低采样率或通道数才能降低时钟速率。

此致、
-Ivan Salazar
应用工程师

0 admin 2 年多前

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大家好、Ivan、

好的。我就可以实现设计了。

非常感谢、此致。

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