[参考译文] TLV320ADC3140：FS 与44.1kHz 或48kHz 不同。

尊敬的 Yamamoto-San：

该器件仅支持数据表中表6和7列出的采样频率(48k 和44.1k 的倍数)。

要支持这些非标准时钟速率、您需要使用具有完全可编程 PLL 的 ADC、例如 TLV320ADC3100。

此致、
J·麦克弗森

尊敬的 Yamamoto-San：

我在 EVM 上进行了测试、发现当 PLL 设置为自动配置时、FS 51.2kHz 和25.6kHz 正常工作。 12.8kHz 不起作用。

此致、

尊敬的 Yamamoto-San：

您所提到的应用手册对学习设备配置没有太大帮助。 数据表更适合这一点。 有一个应用程序段包含示例配置脚本(9.2.1.2.1)。 但您是正确的、您只需要在为 ADC 通道加电时为 PLL 加电。 默认情况下、PLL 设置为在接收到 MCLK、FSYNC 和 BCLK 后进行自动配置。 这会将 PLL 配置为正确的分频器、以支持51.2k 和25.6k 采样。

此致、
J·麦克弗森