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[参考译文] PCM1864:CLKDET_EN 设置为0时偶尔出现时钟错误。

Guru**** 2448780 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1362183/pcm1864-occasional-clock-error-s-with-clkdet_en-set-to-0

器件型号:PCM1864

您好、TI 专家!

在为我们最受欢迎的产品开发维护固件版本时、我决定研究一个只在很小比例的制造设备上出现的错误。 发生故障的器件起初似乎运行良好(几分钟/小时)、但随后可以随机间隔(再次以 分钟/小时为单位)观察到数据/样本的滴降。 该问题似乎受温度的影响。  

我们的产品使用 TDM4主设备以30.720kHz 的频率获取采样。 由于我们正在使用非音频、甚至在 ADC 和 MCU 之间共享一个12.000 MHz 3.3伏 MEMS 振荡器、我们所做的第一件事是禁用片上时钟检测器以获得对 PLL 和许多分频器的完全控制。 最终结果如下所示:  



数据表中列出的所有健全性检查均已通过、因此在这里、设置不应该是问题所在。  

进一步探究问题时、我发现采样丢失是由于时钟错误所致。 起初缺少一些 BCLK、在 PLL 正在重新配置时、然后为8192 BCKS 输出零、最后启动淡入模式。  

数据表指出:



我读取它时、如果禁用时钟检测器、则会禁用时钟错误检测。 由于时钟检测器在我们的设置中被禁用、我不知道我们最终会如何遇到时钟错误?

因此、基本上我的问题比答案要多。 希望您能帮我解答。

1.我们的设置是否合理,或者我们是否错过了什么?
2.时钟错误? 如何实现? 为什么?
3.如果不是时钟错误,还有什么可能导致这种行为?

作为我的许多实验的一部分,我玩了 PLL 常数和好...有趣的事实-当设置 P 到2和 K 到 13.1072的问题不再可见。 不幸的是、它至少失败了 两次健全性检查、因此它不是实际修复的候选方案。  

此致

阿兰  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嘿、Allan、  

    感谢您提出这些详细的问题。 留出48小时的时间进行回顾和回应。  

    此致、

    Ore.

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嘿、Allan、  

    只要到 ADC 的时钟线与进入 MCU 的时钟线完全隔离、换句话说、要避免串扰、请尝试将时钟源线重新焊接到故障单元。

    此致、

    Ore.