[参考译文] SRC4392：DIT 输出上的大抖动

您好、Mochi：  

数据表中没有最大抖动、即使抖动 过高、  从技术角度而言也没有提到限制。 然而、  SRC4392中的 SRC 已经过增强、可提供出色的抖动衰减特性、有助于提高总体应用性能。

您要为器件提供哪些时钟？ 例如、数据表提到、建议由低抖动晶体振荡器生成 MCLK 和 RXCKI 输入的时钟源、以实现出色的性能。 通常、应避免使用锁相环(PLL)时钟合成器、除非它们是为低时钟抖动而设计和/或指定的。

如果您测量的是48K 下的1900ps、从 UI ( 每个间隔的抖动)来看  、不是16.8e-3 UI、我在这里遗漏了什么吗？  

此致、

Arash

尊敬的 Arash：

 这是 EOL 替换活动、我们的客户将 PCB 从竞争对手 SRC 器件修改为 SRC4392。

有相同的 X-tal 时钟 MCK 输入、并在48kHz AEC-EBU 输出数据的128fs 处测得。

原始器件具有1.4mUI 抖动性能、不到 SRC4392的1/10。

有什么建议可以改善此抖动？   

 此致、

Mochizuki

你好

为了最大限度地减少抖动、可以提高时钟边沿的压摆率、过滤 CLKS、并观察电源上的噪声等因素。

他们是使用2个不同的板来比较测量值 、还是 引脚对引脚 兼容 、因此使用的是同一个板？  这2个抖动波形在行为和幅度上都不同。

您能否比较另一个 IC 的数据表 、看看抖动规格是否与 实际测得的1.4mUI 匹配？

如果电路板非常相似、  我会尝试使用几个不同的 SRC4392示例来查看它们是否显示出如此高的抖动。  

https://resources.pcb.cadence.com/blog/2022-how-to-eliminate-clock-jitter

此致、

Arash