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[参考译文] TMS320F28P650SH:处理器不释放复位、上电时释放 XRSn

Guru**** 2321860 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1514059/tms320f28p650sh-processor-does-not-release-reset-xrsn-on-power-up

器件型号:TMS320F28P650SH

工具/软件:

在最初的一些背景下、我们开始使用 LaunchPad 套件进行评估。  

然后、我们设计了自己的原型/开发板。  当我们给该单元上电时、处理器上的复位线路永远不会置为无效。  3.3VDC VDDIO 和1.2VDC VDD (外部)电压均正常。  我们有一个开漏监控器电路连接到 XRSn、但为了进行故障排除而删除了该电路。  中 XRSn 上的上拉电阻器仍然存在。 我们在数据表中看到了一个上电序列、其中显示了 VDDIO 应在 VDD 之前接通。  我们将 VDD 的1.2VDC 稳压器接地短路、为3.3VDC 电源轨上电、然后释放短路、但 XRSn 线路保持 低电平。  

我在 LaunchPad 原理图上没有看到任何特殊的延迟/时序控制电路、3.3VDC 稳压器直接级联到1.2VDC 稳压器、与我们的设计相同。  我们已将其他 IC 连接到处理器、但所有器件都会同时上电。  我注意到的另一件事是、我们能够通过可选的跳线、使用外部25MHz CMOS 时钟驱动 XIN 引脚。  当我将时钟连接到处理器时、它保持低电平、不确定这是相关的。   

当器件保持在复位状态时、使用 JTAG 调试器很难脱离起始门。

感谢任何建议/故障排除建议。
我们在另一个站点有另一个原型 PCB、因此我们正在考虑将其启动、但希望确保我们没有损坏器件。  

提前感谢、

Adam

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Adam:

    您是否能够提供原理图或原理图中的相关片段来帮助调试电路板设计? 对于 MCU、监控器电路不是必需的、但它是推荐的元件、因此、如果您也可以分享相关的原理图、这将极大地帮助诊断此问题。 您能否测量相对于电路板接地端的3.3V 和1.2V 电压轨上的电压轨、并告诉我您看到的确切读数? 电源管理模块要求电源轨处于特定的阈值内、否则器件将保持在 BOR/POR 状态

    此致、

    彼得

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    Peter、

    很抱歉、您无法回复、感谢您的快速答复。


    我已经完成了一些更多的故障排除、并且有一些与我相关的和令人困惑的信息。  我去了远程的地方,提出了第二个原型板。 开机时、设备 退出复位状态。  这里是问题出现的地方。  处理器连接到 ALTERA/Intel max V CPLD。  我对 CPLD 进行了编程、然后处理器就不会退出复位。  如果我擦除 CPLD、则处理器退出复位状态、并且可以运行 TI XDS110调试器。  实际上、将 CPLD 位 Blaster 插入其 JTAG 连接器(CPLD 已擦除)会导致处理器重置/调试器崩溃。  处理器和 CPLD 都将相同的3.3V 电源用于 IO、处理器有一个1.2V 电源稳压器作为内核、而 CPLD 有一个1.8V 电源稳压器用于其内核。 我不知道为什么 编程的 CPLD 会对处理器产生这样的不利影响、可能是目前的一些偷偷通道。   

    另一点故障排除是我短接了1.8V CPLD 稳压器、为电路板供电。  在这种情况下、XDS110已连接、我可以进行调试、只要我释放短路、处理器复位/调试器就会崩溃。  我将再看看 CPLD I/O、看看我是否有 I/O 错误并在设备之间造成一些争用。  即使是这样、对我来说、它也不能解释为什么只是连接 Bit Blaster JTAG (CPLD 已擦除)会导致处理器重置/崩溃。

    根据要求、我附上了相关部分的原理图:

    .e2e.ti.com/.../DevBdRev1.pdf

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    可能会更明显一些。 重置线也与 CPLD 相连、因此可能是将其拖低。  CPLD 上的引脚是/应该被定义为输入、因此我不考虑它。  当我回到现场时、我会再次检查这个问题。

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    尊敬的 Adam:

    您能否验证 XRSn 线路的上拉电阻 R1的电阻? 我们建议根据数据表使用2.2k。 我同意您的想法、CPLD 可能会将 XRSn 线路拉低、或者以某种方式按住线路、从而防止器件退出复位。 能否验证 CPLD 器件的引脚是否可以配置为复位时开漏、或者启动时的 IO 行为是什么?

    此致、

    彼得

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    Peter、

    XRSn 上拉为10K。


    好消息是我确实使它工作,虽然我不知道哪一个变化造成了差异,因为我做了一对夫妇。

    首先、我从 CPLD 代码中删除了重置行、但没有修复它。

    然后我做了一些更改:

    1)将复位线添加回 CPLD、但实际上将其引入 VHDL 逻辑、并将其用于初始化

      a)当 RESET 为低电平时、所有输出连接到处理器处于 tri 状态。

    2)在 Quartus Prime 中、我更改了选项: 分配>设备>设备和引脚选项  

      出发地:"保留所有未使用的引脚:作为输出驱动接地"

      更改为:"保留所有未使用的引脚:作为输入 tri 状态"

    我不确定哪一个解决了问题。   我想、虽然复位被定义为输入、但由于未使用、它可能从设计中得到优化/合成、并得到"保留所有引脚。" 将其设置为驱动接地。   也许如果我后来被激励,我会隔离哪一个解决它。  不管怎样、我会继续使用它、看看会发生什么。

    我真的很感谢您的及时支持。  现在、真正的乐趣可以开始、说到按下频闪灯时、我进入了中断例程:)

    再次感谢。  我会将此标记为"已解决"。

    此致、

    Adam

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    尊敬的 Adam:

    听得非常高兴、请联系我们、为您提供未来可能需要的更多帮助

    此致、

    彼得