[参考译文] TMS320F280049：时钟和 PLL 功能障碍导致 DSP 功能故障发生器

我不知道此问题是否由此勘误表引起

但是、如果我们根据此权变措施进行一些更改、这将不起作用

您好：

乘法器和分频器的许多组合都可以产生相同的输出频率。 但是、基准时钟频率与倍频器（称为 VCO 频率）的乘积必须在 TMS320F28004x 实时微控制器数据表 7.9.3.2.2 内部时钟频率中指定的范围内

可能会有多种因素导致出现问题。 为了进行调试、我建议遵循 示例 1：从 TRM 验证 PLLRAWCLK 频率、第 899 页： https://www.ti.com/lit/ug/sprui33h/sprui33h.pdf

您好、Stevan

许多倍频器和分频器组合都可以产生相同的输出频率。 但是、基准时钟频率与倍频器（称为 VCO 频率）的乘积必须在 TMS320F28004x 实时微控制器数据表中指定的范围内、即 7.9.3.2.2 内部时钟频率[/报价]

首先、PLL 故障问题发生在 客户的 大规模生产产品中。 100 个样本中只有一个显示了 PLL 故障现象、并且在对 MCU 重新通电或将程序重新刷入 MCU 后该问题仍然存在。 其次、根据调试期间的寄存器配置、确认时钟频率处于“TMS320F28004x 实时微控制器数据表、7.9.3.2.2 内部时钟频率“中指定的范围内。

可能有多种情况会导致问题。 为了进行调试、我建议遵循 示例 1：从 TRM 验证 PLLRAWCLK 频率、第 899 页： https://www.ti.com/lit/ug/sprui33h/sprui33h.pdf

为我们模块配置的时钟源为内部时钟 INTOSC2（在调试期间从寄存器配置中可见）。 按照上述建议,我们进入调试模式,并在 SysCtl_isPLLValid () 函数的末尾添加了一个断点,我们可以在 DCC 成功且失败时观察到相关的寄存器值:
正常模块：

异常模块：

原因此问题很长一段时间未解决、请尽快提供一些建议、提前致谢。

此致

Ethan

[/quote]

您好：

要进行进一步调试、您可以根据您的应用在 C2000ware 中运行 DCC（双时钟比较器）示例、TRM 中还提到了这些示例： 6.4.1.1 DCC 单次时钟验证等。  

当出现错误条件时、它们由以下任一项生成：

1.在 Counter0 达到 0 之前、Counter1 会向下计数到 0。 这意味着 Clock1 比预期快、或 Clock0 比预期慢。 此误差包括 Clock0 卡在 1 或 0 的情况。

2.即使 Counter0 和 Valid0 都达到 0、Counter1 也不能达到 0。 这意味着 Clock1 比预期慢。 此误差包括 Clock1 卡在 1 或 0 的情况。

任何错误都会冻结计数器的计数。 然后、应用可以读出计数器值、以帮助确定导致错误的原因。

您好、Stevan

实际上、在 PLL 故障的情况下、Counter0 和 Counter1 的计数值已在上一次回复中被拦截。 只是 客户在 使用 他们自己的项目。 现在、客户直接使用 C2000ware 的原始例程进行测试、并希望 BU 可以对样片进行深入测试。

按照您的建议、我们从 C2000Ware_3_04_00_00 导入了原始工程“C：\ti\c2000\C2000Ware_3_04_00_00\driverlib\f28004x\examples\can\can_ex3_external_transmit“以进行测试。 由于我们的模块使用内部时钟、因此我们按如下方式修改了时钟配置：
在 device.h 文件中：
原始配置：

#define DEVICE_setCLOCK_CFG        (SYSCTL_OSCSRC_XTAL | SYSCTL_IMULT (10)| \

                                    SYSCTL_FMULT_NONE | SYSCTL_SYSDIV (2)|  \

                                    SysCtl_PLL_ENABLE)

修改为：

#define DEVICE_setCLOCK_CFG        (SYSCTL_OSCSRC_OSC1 | SYSCTL_IMULT (20)| \

                                    SYSCTL_FMULT_NONE | SYSCTL_SYSDIV (2)|  \

                                    SysCtl_PLL_ENABLE)

在调试模式下,我们在 SysCtl_isPLLValid () 函数的末尾添加了一个断点,以便在 DCC 成功或失败时观察相关的寄存器值。
测试结果：

对于正常样本、Counter1 和 Counter0 会同时向下计数到 0、且 Dcc0Regs.DCCSTATUS.DONE = 1；

对于异常样本、Counter1 在 Counter0 之前向下计数到 0、且 Dcc0Regs.DCCSTATUS.ERR = 1；

您好、Ethan、

我没有建议从 C2000Ware 导入 CAN 工程、而是使用 DCC 示例。 TRM 介绍了示例并推荐了调试机制。 请参阅器件 TRM DCC“一章。

您好、Stevan

根据我的测试、“C：\ti\c2000\C2000Ware_3_04_00_00\driverlib\f28004x\examples“中所有例程的时钟初始化将执行 DCC 校准、无论是针对 CAN、PWM、计时器等 我们根据您的建议安装了 C2000Ware 5.04、并使用 DCC 示例对其进行了测试。 测试结果如下：

同样、我们使用内部时钟并进入调试模式。 在 SysCtl_isPLLValid () 函数的末尾添加了一个断点,我们可以在 DCC 校准成功或失败时观察到相关的寄存器值。

测试结果：
对于正常样本、Counter1 和 Counter0 计数同时达到 0、且 Dcc0Regs.DCCSTATUS.DONE = 1。

对于异常样本、Counter0 之前 Counter1 达到 0、并且 Dcc0Regs.DCCSTATUS.ERR = 1。

我相信不能在本地再进行测试。 该问题取决于芯片、发生概率为 1%。 它很容易在有问题的芯片上重现。 我不确定这是否与 280049 勘误表中提到的 PLL 锁定故障有关、但请提供明确的响应和权变措施。