[参考译文] TMS320F28379S：DMA 存储器访问冲突

您好：
DMA 不访问 RAMLS。
在上述设置中、DMA 被分配给 RAMGS0 和 RAMGS1。
SDFM 配置为由 PWM11 和 PWM12 触发、并使用 PWM11 (50kHz) 中断。
由于 Sync3 和 OSR 设置为 128、因此转换会在 50kHz 中断发生之前完成。
因此、当 PWM11 中断被触发时、SDFM 已经完成了转换、并且存储在中的值Sdfm1Regs.SDDATA1.all被读入变量sdfm_data。
我尝试sdfm_data在 RAMLS4 中放置。
这是为了测试问题是否与 RAM 区域有关、但问题没有得到解决。

DMA 频率与 PWM 频率不同步。
使用 10MHz 时钟发送和接收 6 个数据字。
这是为了解释 DMA 工作频率并不一致、因为优先考虑 PWM 中断工作负载。

DMA 当前配置为突发= 5、传输= 5 且 SPI FIFO = 6。
当配置为突发= 0、传输= 0 且 SPI FIFO = 1 时、SDFM 在特定周期读取为零的问题会消失。

其他测试结果如下：

1. 当 DMA 停止时、SDFM 读数都是正常的（每 50kHz 一次）。

2. 在 DMA 运行期间、如果从 DMA RX 缓冲器读取的行被注释掉、则读数正常（首先读取 SDFM、随后访问 RX 缓冲区）。

3. 在 DMA 操作期间、如果读取与 DMA 无关的测试全局变量缓冲区、则在特定周期中会出现零值。

4. 将 DMA TX 和 RX 缓冲器分离到 RAMGS0 和 RAMGS1、并将存储 SDFM 寄存器数据的变量放置到 RAMLS4 中、不能解决该问题。

5. 当 DMA 突发= 5、传输= 5 且 SPI FIFO = 6 时、在特定周期读取零值。

6. 当 DMA 突发= 0、传输= 0 且 SPI FIFO = 1 时、SDFM 读数是正常的。

若要访问相同的资源、只有 CPU 和 CLA 可以与 DMA 争用。
在 CPU 和 DMA 之间、优先级由硬件仲裁器使用轮循逻辑进行仲裁。
在 CLA 和 DMA 之间、通过用户多路复用器配置确定优先级。
因此、应该与 SDFM 没有关系、这使得这个问题非常奇怪。

如果上述行为与中断服务例程中的处理顺序一致、
则在以下情况下：

“在 DMA 运行期间、如果对 DMA RX 缓冲器的行读取被注释掉、则 SDFM 读数正常“、
首先会处理 SDFM 结果读取、而注释掉后续步骤会使先前的错误消失。 该器件很难理解。
我假设 SDFM 和 DMA 之间没有硬件级相关性 — 这一假设是否会错误？

由于时差、如果您能完全理解我的问题并列出您能想到的所有潜在原因、我将不胜感激。
我将执行所有建议的测试、然后返回给您并提供结果。
非常感谢您为快速解决问题提供的帮助。