[参考译文] TMS320F28388D：在 M4 的 MCAN 外部环回示例中将 MCANCLKDIVSEL 设置为 3 的原理图

您好、Joseph：

对延迟的回复表示歉意。

对于 F2838x、MCAN 模块时钟频率为 100MHz。 对于 20MHz 的建议、MCANCLKDIVSEL 值 4 是否更合适 (100/(4+1)= 20)？ 可以预期确保 MCAN 时钟处于 20MHz 至 80MHz 范围内的任何 MCANCLKDIVSEL 值都足够好吗？

此致、

Ganesh

尊敬的 Ganesh：

但仍不确定 100MHz 的来源。  您可能指的是整个芯片的系统时钟 (SYSCLK)。  对于 F28388、示例通常配置为以最大器件速度（即 200MHz） 运行）运行 SYSCLK。  SYSCLK 在进入 MCAN 块之前进行了预分频、方法是为 MCANCLKDIVSEL 分配适当的值、使 MCANCLK = SYSCLK/(MCANCLKDIVSEL+1)、这样就希望 MCAN 时钟从 20MHz 进入 80MHz。

此致、

Joseph

您好、Joseph：

对延迟的回复表示歉意。 正如我在问题中提到的、我们使用的是 Cortex-M4 内核（连接管理器/CM）。 其计时如下：

在使用 AUXPLL 时、可实现 125MHz 的最大 CM CLK 频率。 我们使用 SYSPLL 并将其拆分以在 100MHz 的 CM CLK 下运行。MCAN 模块也可以从 CM 侧访问。 其 MCANCLKDIVSEL 通过 CPU1 进行设置。 根据您所说的、要求是 20MHz < MCANCLK < 80MHz。 通过“建议让 MCAN 能够访问 20MHz、40MHz 和 80MHz MCANCLK“、您是否指后分频、建议使用三个建议值中的任何一个？ 如果是、 是否唯一一个满足建议的 MCANCLKDIVSEL 值 4 (100/(4+1)= 20)？

此致、
Ganesh

尊敬的 Ganesh：

因此、您还可以将 MCANCLKDIVSEL (1、2、3 和 4) 用于 100MHz CM CLK、以将 MCANCLK 从 20MHz 生成到 50MHz。  对于 120MHz（或 125MHz） CM）CM CLK、您可以使用  MCANCLKDIVSEL (1、2、3、4 和 5)、以在 20MHz 到 60MHz 之间生成 MCANCLK。

此致、

Joseph