[参考译文] TMS320F280039C：CLB 输出、用于在内部同步 ePWM

简而言之、这样就不会花费 GPIO。 在 PMP41018 参考代码中、需要在 EPWM1B 的下降沿为 EPWM1 模块生成同步事件、这可通过将 FSM_S0 输出路由到 CLB 输出（输出 4）、然后通过 EPWM X-BAR 配置同步方案来实现。

 在本设计中、我们使用两个数字比较事件 DCA 来关闭、使用 DCB 来开启 HBLLC 的顶部 FET。

1. DCA 事件将映射到 T1 事件、由于检测到电感器电流信号超过外部电压环路生成的斜升基准电流、因此会发生该事件。 在该事件中、我们开始吧 迷惑不解 顶部 FET。 如果错过 T1 事件、我们通过设置 CMPB = PRD/2 将占空比钳位到 50%。
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2. DCB 事件映射到来自 CLB1OUT4 与 EPWMXBAR 连接的 TRIP9 事件。 此事件来自 ePWM.AQ.A FED（下降沿）。 在此事件中、我们运行 亮起 顶部 FET
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3. CLB1OUT4 可以连接到 EPWMBAR TRIP9、如下所示：
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4. 同步由输出查找表 4 生成、该表是 ePWM1B 事件的下降沿、可以捕获该表以生成同步。 这里的 i0 是 FSM 0 状态 0 值
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5. 进入 FSM0 状态 0 由 s0、e0 和 e1 驱动
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6. 边界输入是 EPWM1A AQ 下降沿或 EPWM1B AQ 下降沿、因为它们相同并在死区模块中获得高电平有效互补（反相）
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简而言之、由于这是可变频率运行、因此此处没有设置用于同步的 EPWMSYNCIN/OUT。 此外、由于电流模式控制、我们不知道导通时间、因为 T1 由模拟事件生成。 因此、我们使用 CLB 实现逻辑（包括计数到 T1 事件，有限状态机和查找表）以生成此 DCB 事件、从而实现精确的 50%占空比波形。

此致、

Sumit