主题中讨论的其他器件：TIDM-1010
工具/软件：
我正在尝试协调由 PM_vissc_f28965_lib (PM_bissc_f28p65x_lib\release\diagrams\clb.svg) 生成的 CLB 图和 设计指南 TIDM-1010 的图 2-10
适用于 C2000
MCU 的 BiSS-C 绝对编码器主接口参考设计（TIDUE73A–2018 年 4 月–2024 年 11 月修订）。 图 2-10 (pg14) 表示逻辑块 3 OUTLUT1 连接到逻辑块 4 IN2 和 IN3、逻辑块 3 OUTLUT2 连接到逻辑块 4 in4 和 in5、但生成的图中将 tileOutput_TILE3_2 连接到边界 Input2、将边界 Input3 和 tileOutput_TILE3_1 连接到边界 Input4 和边界 Input5 — 它们被反转。
此外、 第 3.3 节中的用户指南 CLB 工具（SPRUIR8B–2020 年 4 月–2023 年 7 月修订）表明“边界“仅用于仿真、它反复说明这种情况、仅用于仿真。
我有三个问题：
1) 哪个图是正确的? 生成库或设计文档时生成的库？ 鉴于存在差异、此示例是否实际有效？ 如果是、文档还有什么问题？
2) 如何指定与 OUTLUT 对应的输出? 例如、图 2-10 表示逻辑块 4 OUTLUT5 使用 out21、out21 如何与 OUTLUT5 关联？
3) 生成的图中的 tilex_boundary 指定是实际的图块输入还是仅在工具指南强调指出的情况下模拟？
我应该注意的是、我尝试让此示例在 F28388D 上运行、因此我需要更改各种连接、例如、我必须使用 SPI-A、这意味着我必须更改 CLB 1 上的 Put Tile 4（Tile 到 CLB 的命名规则也不受影响）、并且我需要更改 GPIO 引脚。 为了影响端口,我需要理解和信任各种文件和图表。
