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[参考译文] F29H859TU-Q1:TRM:确认 M0 RAM 中存储的 CPU1 引导错误状态

Guru**** 2815985 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1603031/f29h859tu-q1-trm-confirmation-about-cpu1-boot-error-status-stored-in-m0-ram

器件型号: F29H859TU-Q1

您好:

您能否确认、M0 RAM 中存储的 CPU1 引导错误状态 (TRM revA 中的表 3-38) 仅在 TRM 第 6.5 节所述由 ESM CPU1 触发高优先级看门狗超时且没有其他事件时才会更新?


此致、
François μ s。

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    您好、

    表 3-38.  当应用程序代码没有对 NMI ISR 矢量进行编程时、将存储 CPU1 引导错误状态地址、BootROM 错误状态信息。在这种情况下、CPU 执行会跳转到 Bootrom 中的默认 NMI ISR、并清除相应的信息并将其保存到 M0 RAM、稍后应用程序可以访问这些信息。

    谢谢

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    你好 Prarthan、

    谢谢你。 您能否确认这是 CPU1 引导错误状态存储在 M0 RAM 中的唯一场景?


    此致、
    François μ s。

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    是的

    谢谢

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    谢谢 Prarthan。

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    您好、Bhatt 先生、

    我是 Valeo BSW 开发人员 Ronan Danioux。 我们目前正在评估 F29。

    Charlot 先生告诉我、我可以直接在这里提出我的问题。

    我的目标是了解固件何时写入“CPU1 Boot Error Status Address“区域。
    如果在技术参考手册第 6.5 章:
    “如果应用程序无法在 NMIWD(高优先级看门狗)超时之前清除错误、则 A
    复位通过 ESMCPU1 实例触发(请参阅图 7-4)。 在这种情况下、BootROM 会清除错误以避免
    背对背 NMIWD REST 循环并将错误信息和状态存储到 M0 RAM(请参阅的表 3-38)
    进一步调试“。
    这意味着、如果发生 CPU 1 NMI WD 超时、则该区域会更新

    您的答案是:“当应用程序代码没有编程 NMI ISR 矢量时“。
    1/我想这仅适用于 CPU 1
    2/但我在文档中没有找到此信息。 在哪里可以找到它?

    您是否确认此区域仅在这 2 种情况下写入?

    谢谢你。

    Ronan Danioux

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    您好、

    让我进一步澄清 TRM 的发言、感谢您直接提出来。

    point1 - ESM 和错误聚合器标志清除算法位于引导 ROM 中的 NMI ISR 中。

    如果客户未配置或开发自己的 NMI ISR、则这是默认的 ISR、CPU 跳转到默认的 NMI ISR 并执行清除算法以避免上述问题。

    假设应用程序配置了自己的 NMI ISR、但未清除所述标志和错误、在这种情况下、NMIWD 或高优先级看门狗计数器超时会发生并触发 XRSn、器件将复位并再次启动并运行引导 ROM。 由于错误标志未被清除、它将在启动时导致另一个 NMI、并导致 CPU 进入默认 NMI ISR、在该 ISR 中、它将清除错误并存储在 M0 RAM 中、以便用户进行调试、而不会导致器件再次复位。

    我希望这两种情况都能得到理解。 要点是、如果应用无法处理导致 NMI 的传入错误事件、则 BootROM 默认 NMI ISR 将负责清除标志并将其存储在 M0 RAM 上、这可能是上述两种情况导致的。

    谢谢。

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    您好:

    非常清楚。

    谢谢你

    Ronan Danioux