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[参考译文] TMS320F28388D：使用 CLB/SPI 与 F28388D 读取 4 个 BiSS-C 编码器的 GPIO 引脚配置

admin
Guru**** 2796445 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1610414/tms320f28388d-gpio-pin-configuration-for-reading-4-biss-c-encoders-with-f28388d-using-clb-spi

器件型号： TMS320F28388D

我正在使用 F28388D 微控制器、需要与进行连接  四个 BiSS-C 绝对编码器  游标。 我计划使用  CLB（可配置逻辑块）  模块（可能与 SPI 外设结合使用）可实现 BiSS-C 主接口。

请提供一个  详细的引脚分配和配置 编码器读数？  

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    TI__Guru**** 2796445 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Bekir、

    设计指南 (https://www.ti.com/lit/pdf/TIDUE73) 提供了 P65x 实现的 I/O 图。  这些 GPIO 是根据 LaunchPad+BoosterPack 引脚排列选择的。 在您自己的设计中、您不会有这种限制。

    该图显示了每个 BiSS-C 实例的所有资源需求。 在创建您自己的引脚排列时、请注意 CLB 可以访问的 SPI 实例是特定于逻辑块的、因此我建议先分配该逻辑块 (FRAME_STATE_TILE)。   

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    TI__Guru**** 2796445 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    是否可以使用 F28388D 读取 4 个独立的 BiSS 编码器？  每个编码器需要多少个 CLB 模块？ 应将哪些特定 GPIO 引脚分配给每个编码器的信号 (MA、SLO)？  

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    TI__Guru**** 2796445 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我们的实现是点对点的。 为了支持多个编码器、可以实现多个接口实例。

    I/O 图显示了如何设计一个实例。  

    • 该设计需要两个逻辑块：图中显示使用的逻辑块 3 和逻辑块 4。 使用逻辑块 3 是因为它与 SPI-D 直接连接  （其他逻辑块可直接连接到不同的 SPI 实例）
    • MA 通过 OUTPUTXBAR 或 CLB_OUTPUTXBAR 输出到引脚。 因此、任何具有该连接的引脚都可以是 MA。

    • 编码器响应采用如图所示的方式。

    此致

    Lori

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    TI__Guru**** 2796445 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我在 f28388D 处针对四个 biss-c 编码器进行了类似的设计。 是真的吗?

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    TI__Guru**** 2796445 points
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    为了进行澄清 — CLB 可以直接为 SPI 提供时钟 — 无需输出到引脚。 您可能希望将其引出以获得用于调试的测试点。 我不知道为什么每个编码器中都为 SPI_CLOCK 分配了两个引脚。  

    对于 MA、只要所选引脚具有 CLB_OUTPUTXBAR 或 OUTPUTXBAR 连接功能、这看起来就可以了。