[参考译文] TMS320F28375S：GPIO 同步和 eQEP 模块的设置和保持规格

您好、

可施加在 eQEP 输入端的信号频率取决于采样周期和脉冲宽度持续时间。 对于 GPIO 输入引脚、可以将输入限定指定为仅同步到 SYSCLKOUT 或通过采样窗口进行限定。 如果输入同步到 SYSCLK、则 需要 SYSCLKOUT 延迟周期才能更改器件的输入。

另外、QUALPRD 位字段指定了限定采样周期。 它可在 00 至 0xFF 间变化。 如果 QUALPRD=00、那么采样周期为 1 个 SYSCLK 周期。 对于任何其他“n"值“值、限定采样周期为 2n SYSCLK 周期（即在每 2n 个 SYSCLK 周期上、GPIO 引脚将被采样）。

  有关更多详细信息、请参阅技术参考手册 (TMS320F2837xS 实时微控制器技术参考手册（修订版 I）) 的第 7.4 节和数据表 (TMS320F2837xS 实时微控制器数据表（修订版 K）中的第 6.9.8.2 节“GPIO — 输入时序“。

谢谢、

Divesh

您好、  

您可以参阅 TMS320F2837xS 实时微控制器数据表（修订版 K）中的第 6.11.3.1 节“EQEP 电气数据和时序“。

谢谢、

Divesh

我理解这一点，以及您在上面的评论 — 这不能回答我提出的问题。  

如果 QUALPRD=00、则采样周期为 1 SYSCLK、是。 这正是我提出这个问题的原因。

想象一下、鉴定发生在 SYSCLK 的上升沿。 现在、假设 GPIO 的输入信号 恰好为 SYSCLK/2、“相位“为 0、其中输入信号的上升沿与 SYSCLK 的上升沿完全匹配。 根据该规范、就我可以看出、这满足 eQEP 块的最低要求、但 EE 基础知识告诉我、这不是有效条件。 所有时钟逻辑电路都具有某种必须满足的建立和保持规格。

现在、考虑相位= 0 的情况、这意味着输入信号必须比 SYSCLK/2 长一点、因为它需要在第一个上升沿之前出现一个位、并需要在第二个上升沿之后保持更长的时间。 我的问题是、在 QUALPRD=00 案例中、GPIO 限定块的建立时间和保持时间是多少？