[参考译文] TMDSCNCD280039C：在 TDM 模式下由 RX 触发 FSI TX

感谢您的答复。 我还有其他问题。 我们可以下线讨论吗？

谢谢、
Charu

Charu、

我们尽量至少讨论一下这里的高级问题、因为它可以作为 FSI 未来用户的知识库。 如果需要,我们可以进行离线讨论:)  

此致、

Aishwarya

Aishwarya,

问题 1：
设置 RX_TRIG_CTRL_0 以在接收到数据包时触发 FSI TX。 鉴于 RX_TRIG_DLY 是以 SYSCLK 周期表示的 24 位计数、预计配置为高达~140ms 的延迟 ((2^24)* 1/120e6)。 但是、当 RX_TRIG_CTRL_0 设置为 0xFFFFFF03U 时、会看到 2us 延迟。 尝试将延迟设置为较小的值、但似乎与所设置的延迟值没有正确关联。

* 2 计数延迟->观察到 80ns 延迟。 预期值~16ns
* 120 计数延迟->观察到 200ns 延迟。 预计~1us。
* 1200 计数延迟->观察到 1.5us 延迟。 预计~10us。
*寄存器设置为 0xFFFFFF03U ->观察到 2.2us 延迟。 预期值~140ms。

通过检查时钟信号并测量传输之间信号处于高电平的长度来测量延迟。

有任何建议、说明为什么 RX_TRIG_DLY 的时序不符合预期？

问题 2：
RX_TRIG_CTRL_0 允许 TRIG_SEL 为“发生数据帧匹配“。 希望确认这是通过配置 RX_FRAME_TAG_UDATA 设置的、并且还映射到 DATA_TAG_MATCH 中断。

谢谢、

Charu

尊敬的 Aishwarya：

是否有任何更新？

谢谢、

Charu

Charu、

对延迟深表歉意。 请允许我在星期一上回复您。

此致、

Aishwarya

尊敬的 Aishwarya：

没问题。 仍然看到问题、但延迟较长。 期待您的答复。

谢谢、

Charu

Charu、

对不起延迟,我试图复制这在我的设置. 请查看下面的答案：  

关于为什么 RX_TRIG_DLY 的时序不符合预期的任何建议？

如果我假设正确、您将测量 FSI_TX_CLK 信号  、并测量该信号在帧的实际传输期间保持高电平的时间、而不是内部触发延迟、因此这包括传输 TX 帧、FSI TX 预分频器和帧结构所需的时间。 如果要测量延迟、可以包括 GPIO 切换或使用 CCS 时钟 来测量该值、特别是从 RX 事件到 TX 开始的值。

如果我的假设不正确、您能否确认您是否在此传输时间中使用/包含 DMA？

RX_TRIG_CTRL_0 允许 TRIG_SEL 变为“发生数据帧匹配“。 希望确认这是通过配置 RX_FRAME_TAG_UDATA 设置的、并且还映射到 DATA_TAG_MATCH 中断。

是的、正确。  

此致、

Aishwarya