[参考译文] TMS320F28069：最大值。 TMS320F28069 控制器的 ADC 时钟值

你好、Nikileshwar、

如果您将 ADCCTL2 保持未配置（处于默认复位值）、则 ADC 时钟将是 80MHz — 这超过了 45MHz 的最大额定 ADC 时钟并会导致运行不可靠。

原因如下：

ADCCTL2 寄存器复位至 0x0000 、这意味着 CLKDIV2EN 和 CLKDIV4EN 都默认为 0 [1]。 根据 TRM 中的时钟分频器真值表：

两个位都为 0（默认）、 ADCCLK = SYSCLK = 80MHz [1]。 因为数据表指定的最大 ADC 时钟为 45MHz [2]、此默认配置违反了器件的运行限制。

必须配置 ADCCTL2

迭代 CLKDIV2EN = 1. 将 80MHz SYSCLK 除以 2、可以得到一个 40MHz ADC 时钟 —安全地在 45MHz 限制范围内：

EALLOW;
AdcRegs.ADCCTL2.bit.CLKDIV2EN = 1; // ADCCLK = 80 MHz / 2 = 40 MHz
AdcRegs.ADCCTL2.bit.CLKDIV4EN = 0;
EDIS;

为什么这很重要

多个用户报告了在超过 ADC 限值时出现严重的 45MHz 问题、包括异常抖动、不稳定的读数[3]和输出“平台“情况下明显的非线性[4]。 TI 工程师确认了 ADC 状态机状态 未验证在高于 45MHz 的条件下运行 —增加采样保持窗口不能补偿这一点；限制是在 ADC 时钟本身[5]上。

1. TMS320x2806x 技术参考手册 — ADCCTL2 寄存器（SPRUH18I、第 537 页）
2. TMS320F2806x 数据表 — ADC 电气特性（SPRS698J、第 37 页）
3. E2E：TMS320F28069 上的 ADC 时钟频率讨论
4. E2E：TMS320F28069 ADC 非线性问题
5. E2E：TMS320F28069 1MHz ADC 采样频率问题

此致、

Zackary Fleenor