[参考译文] TMS320F2809：延迟 XRS 是否会阻止电源时序干扰？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号： TMS320F2809

您好：

我收到了一个客户关于 TMS320F2809NMFA 的电源时序的问题。

请参阅下面的屏幕截图、了解如果 I/O 引脚的电平转换输出缓冲器中的 3.3V 晶体管在 1.8V 晶体管之前上电时可能发生的干扰。

根据此数据表摘录、我的客户有以下问题：

问：如果他们要使用带延迟功能的复位 IC 来将 XRS 引脚保持在低电平、直到加电后很久、这是否可以避免第 8.14.2 节中概述的干扰？或者、无论 XRS 引脚的状态如何、都会出现干扰吗？

此致、

Michael

0 admin 3 个月前

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您好、Michael：

最安全的答案是：单独将 XRS 保持在低电平可能无法可靠地防止故障。建议的解决方案是正确的电源时序 (VDD 在 VDDIO 达到 0.7V 之前达到 0.7V)。

这就是为什么会有歧义:

XRS 可能有所帮助

数据表的复位时序图（图 8-6）显示、当 XRS 保持低电平时、GPIO 引脚配置为输入、其状态由内部上拉/下拉电阻决定[1]。理论上、如果输出缓冲器未启用（引脚保持为输入）、则不应在外部表现出干扰（涉及输出缓冲器打开）。

第 8.14.2 节中所述的干扰是一种晶体管级硬件现象：当电平转换输出缓冲器中的 3.3V 晶体管在 1.8V 晶体管之前上电时、输出缓冲器可以物理上电[1][2]。这发生在电压斜升期间的模拟/物理电平上、可能在数字复位逻辑（由 XRS 控制）甚至起作用之前。数据表规定的修复方法仅限于电源时序：

“为了避免这种行为、应在 VDDIO（输入/输出电压）引脚之前或与 VDDIO（输入/输出电压）引脚同时为 VDD（内核电压）引脚供电、确保在 VDDIO 引脚达到 0.7V 之前 VDD 引脚达到 0.7V。“ [1]

不要仅依赖 XRS 延迟。 客户应实施正确的电源时序：

确保 VDD (1.8V) 在 VDDIO (3.3V) 达到 0.7V [1][2][3]之前达到 0.7V
如果从 3.3V 产生 1.8V 电压（与 LDO 共用）、请考虑使用 FET 开关来延迟 VDDIO 连接、直到建立 VDD [2]
延迟复位 IC 仍然是满足单独的 XRS 时序要求的良好做法 (XRS 必须在 VDD 达到 1.5V 后保持低电平至少 1ms)[1]、但它应该补充（而不是替换）正确的时序

为了帮助完善这项建议、了解以下信息会有所帮助：

此致、

Zackary Fleenor