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[参考译文] TMS320F28P650DK：CLB 同步要求

admin
Guru**** 3001220 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1663055/tms320f28p650dk-clb-synchronization-requirement

器件型号： TMS320F28P650DK

尊敬的 TI 支持团队：

根据 TMS320F28P65x TRM 中的图 12-3、CLB 时钟可通过 SYSCLK 配置为 SYNMODE 或 ASYNMODE。 当我将 CLB 配置为 ASYNCMODE 时：

  1. 是表 12-2 的列同步要求。 全局信号和多路复用器选择仍然有效？
  2. 如果输入信号来自其他模块、我需要配置 clb_input_filter.sync =1、而不是参考表 12-2？
  3. 如果我误解、请解释为什么表 12-2 中的“列同步“要求在 ASYNCMODE 中仍然有效
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    TI__Guru**** 3001220 points
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    嗨、Liu
    感谢您的联系。 我会在一天或两天内回复您。

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    TI__Guru**** 3001220 points
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    您好 Liu、
    1.即使 CLB 处于异步时钟模式、表的同步要求仍然有效。  
    2.否、根据表中的要求、应启用/禁用 SYNC 位
    3、混淆是由于命名、同步和异步模式。 即使在异步模式下、逻辑块时钟的边沿也与 SYSCLK 相位对齐、只是频率不同。 因此、表中给出的同步要求在 ASYNCMODE 中仍然有效。
    谢谢
    Praneeth

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    TI__Guru**** 3001220 points
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    尊敬的 Venkata：

    1.我认为 PLLSYSCLK 和 AUXPLL 是基于图 3-5 的异步时钟。 因为 PLLSYSCLK 源的时钟源由 OSCCLKSRCSEL 的配置决定、而  AUXPLL 源的时钟源由 AUXOSCCLKSRCSEL 的配置决定。  

    2.为什么您认为 Tile 时钟的边沿与 SYSCLK 相位对齐? 例如、  当 OSCCLKSRCSEL 和 AUXOSCCLKSRCSEL 的配置 都为 10 时、SYSCLK 和逻辑块时钟都是异步时钟。  

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    TI__Guru**** 3001220 points
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    您好 Liu、
    是的、当 AUXPLL 和 SYSCLK 不同相时、就正确了。  
    同步和流水线机制为逻辑块提供输入。 逻辑块时钟取决于运行模式、同步/异步。 同步器和流水线机制与逻辑块具有不同的时钟域。  
    谢谢  
    Praneeth