[参考译文] TMS320F280041：AIO 的 dV/dt 率限制

柯一朗，

[引用 userid="97804" url="~ë/support/icler/c2000微控制器-组/CC2000 /f/c2000微控制器-论坛/1082994/tms320f280041-dv-dt-rate -limit-for-AIO ]Q1)“high dv/dt”到底意味着什么？ 我们是否有任何限制边缘速率的准则？

由于设备上不同的模拟模块具有不同的灵敏度，因此我们没有这方面的界限。 尽管如此，例如，如果您的信号为1MHz，则实际不需要边缘速率小于5ns。 实际上，只有 ADC 会遇到一些耦合，因为它更敏感。 其他模拟模块(如 PGA，DAC，CMPSSS)也相当免疫。 您可以使用一些小电容来限制边缘速率。

[引用 userid="97804" url="~/support/icros/c2000微控制器-group/c2000 /f/c2000微控制器-forume/1082994/tms320f280041-dv-dt-rate limit-for-AIOs ]Q2)如果邻近信号未使用模拟功能，客户不需要注意 dv/rate [引用]

正确。