[参考译文] TMS320F280041：ADC 分数时钟分频器勘误表详细信息？

尊敬的 Rafal：

小数分频器将导致 ADC 的线性度(INL/DNL)降低。  计时仍将保持一致/确定性。  

您能评论一下为什么使用小数分频器吗？  通常情况下、以低于50MHz 的频率运行 ADCCLK 没有任何优势(例如、由于 ADC 未进行转换时、时钟不会运行、因此不会节省功耗)。  

如果您对您看到的问题有一些更详细的描述、我一定可以帮助您调试 ADC 的性能问题。  性能问题的一些罪魁祸首是(1) ADCCLK、VDDA、VREFHI 等运行条件的问题、 甚至 SYSCLK (2)触发和读取时序问题(例如、触发 ADC 的速度快于处理样本或意外读取过期结果)、(3)驱动 ADC 输入问题(使用过高的输入阻抗、过高的带宽、 或 S+H 持续时间过短)。  (4)由其中一个 ADC 引脚上的过压或欠压导致的损坏

在软件更改列表方面 、我同意这种情况听起来令人沮丧。  不过、我不确定我们提供的内容；我会请 SW 团队的人员发表评论。  

我们使用40MHz ADC 时钟、因为它便于采样时序。  

该产品是一种特殊用途直流/交流1.5kVRMS 逆变器、我们想知道、我们在 ADC 测量方面观察到的某些问题是否可能归因于"性能下降"。

您是否有 INL/DNL 降级的数字图？ 我们观察到非线性、以至于我们无法使用线性函数来执行校准、器件噪声很大、我们之前假设模拟前端有问题、但无法确定故障所在。

尊敬的 Rafal：

线性降级肯定不是灾难性的；可能是额外的2-4 LSB 线性误差？  

您正在使用什么 S+H 时间？  如果您想增加 ADC 转换时间、通常添加额外的 S+H 时间更有意义、因为(1) S+H 时间的分辨率为1个 SYSCLK 周期、(2)添加 S+H 时间可以对输入进行额外的 R-C 滤波 (由于在输入端增加更多 R 或 C 会减慢稳定速度、因此需要额外的 S+H 时间)。

您能否评论一下驱动 ADC 的前端的阻抗是多少以及您使用的 S+H 时间？  您可能会发现 https://www.ti.com/lit/an/spract6/spract6.pdf 对您自己进一步分析输入前端很有用。