[参考译文] TMS320F280049C：280049 ADC 示例问题

您好、Foriner、

您是否在 F28004x 上将 S+H 窗口设置为"8"？  器件系列之间的一个区别是 F2803x S+H 基于 ADCCLK (60MHz 或30MHz)、而 F28004x S+H 基于 SYSCLK (100MHz)。  (1/30MHz)*8 = 267ns、而(1/100MHz)*8 = 80ns。  F28004x 上的稳定速度也要慢一些(输入的 R-C 时间常数)。

无论采用哪种方法、S+H 的正确值都取决于内部输入模型和外部电路的阻抗。  强烈建议您使用仿真来确定合适的 S+H 窗口： https://www.ti.com/lit/an/spract6/spract6.pdf 

谢谢、我尝试将 S+H 窗口从"8"更改为"16"、似乎没有效果。  

不考虑 ADCCLK 100M 或60M、根据280049数据表、通道和 CP 高于28032

280049的平均值是多少？需要更多的 S+H 窗口时间？

您好、Foriner、

F28004x 的 Ch+Ron 的 R-C 时间常数略高于 F2803x、因此 F28004x 可能需要稍多的 S+H 时间。

但是、所需的 S+H 时间在很大程度上取决于驱动 ADC 的外部电路、因此强烈建议通过仿真来确定 S+H 时间。  

另请注意、S+H 基于 F2803x 上的 ADCCLK (30MHz 或60MHz)、而它基于 F28004x 的 SYSCLK (100MHz)

我得到了您的建议、但电压输入具有 R=2K 和 C=4.7nF 的低通滤波器、因此理想的 S+H 时间非常长

我如何处理这个问题、现在我发现280049的 AD 在采样电压下具有非常差的性能、使用超过低通滤波器、采样错误高达 1.5%

您好、Foriner、

这是 一个非常强大的低通滤波器、适用于 任何 ADC 的驱动级。  通常、输入趋稳需要成为直接驱动 ADC 输入的功率级的主要设计考虑因素、而如果其他设计考虑因素有一定的裕度、则获得一些温和的低通滤波效果会很好。  对于更激进的 LP 滤波器、通常需要在 ADC 驱动级之前添加专用的滤波级。    

根据所需的采样率、您可以使用电荷共享输入设计(较高 C、较低 R)来获得一些低通滤波、同时还能实现良好的趋稳性能。    有关设计流程、请参阅 www.ti.com/.../spracv0.pdf。

如果该输入设计不起作用、您还可以尝试  此应用报告 中介绍的错误(具体来说是内存串扰错误)缓解策略：https://www.ti.com/lit/an/spracw9/spracw9.pdf