[参考译文] TMS320F280049C：SYSCTL_setClock()被卡住

Sugawara-San、

这是 F28004x driverlib 中的一个已知问题、我们计划在 下一个 C2000ware 版本中更新该函数。 该函数不考虑 ODIV 值。  它 使用 DCC 根据参考 时钟验证 PLL 输出。 它假设分频器值为1、因此计算出的时钟比率 是错误的。

作为一种权变措施、请将随附的 SYSCTL 驱动程序与更新后的函数一起使用。 这将包含在下 一个正式的 C2000ware 版本中。

e2e.ti.com/.../sysctl.zip

PLL 配置示例：  

#define DEVICE_SETCLOCK_CFG         (SYSCTL_OSCSRC_XTAL | SYSCTL_IMULT(10) |  \
                                     SYSCTL_FMULT_NONE | SYSCTL_SYSDIV(2) |   \
                                     SYSCTL_ODIV(1) | SYSCTL_PLL_ENABLE)
                                     
SysCtl_setClock(DEVICE_SETCLOCK_CFG);

您好！

它们使用的 XTAL 频率是多少？ 您需要确保时钟频率处于数据表中指定的范围内。

您是否使用 ODIV 参数？ 假设 XTAL 为20MHz 且 ODIV=1、则输出 PLL 频率超出允许的范围。

所需的 SYSCLK 频率是多少？

此致、

Veena

我已附加更新的驱动程序、该驱动程序也支持 ODIV 配置。 请将其用于配置 ODIV。

此致、

Veena

您好、Hitoshi、

我 没有安装 C2000ware 2.01、因此我使用的是 v3.04。 我认为，这不应产生影响。 我使用.zip 文件中可用的 sysctl 文件。

我使用的是 Launchpad、具有20MHz XTAL。 这是 device.h 中的配置：

#define DEVICE_SETCLOCK_CFG         (SYSCTL_OSCSRC_XTAL | SYSCTL_IMULT(12) |  \
                                     SYSCTL_FMULT_1_2 | SYSCTL_SYSDIV(1) |   \
                                     SYSCTL_ODIV(2) | SYSCTL_PLL_ENABLE)

#define DEVICE_SYSCLK_FREQ          (uint32_t)((DEVICE_OSCSRC_FREQ * 12.5F) / (2))

我已为 DEVICE_SYSCLK_FREQ 添加(uint32_t)拼写、因为它涉及浮点运算。

我能够看到125MHz (= 20 * 12.5 / 2) PLL 输出。

您能否提供有关所面临错误的一些详细信息？ 如果上述代码与您的设置不匹配、您能否共享这2个宏定义？

此致、

Veena