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器件型号：TMS320F28388D 你好。
目前、我正在从延迟的 AES-3发送器板中移除 FPGA、并使用 TMS320F28388D 迁移到微控制器解决方案。
目前、微控制器非常匹配、可满足所有要求。 但我需要对一个元素进行反馈。
对于我的应用、我需要一个32位计数器、该计数器可以在使能信号(LRCLK)上移出、在时钟输出信号(SCLK)上移出。 这两个信号都连接到来自 AES-3波形发生器的 GPIO。 下面、我附加了一个图像、以显示我要执行的操作。 计数器将由第一个内核中运行的主代码每10Hz 更新一次。
我正在考虑使用"CLB"(这是我第一次使用此功能)、以确保它们在信号之间具有最小延迟的同相、就像您使用 FPGA 解决方案时所得到的一样。
但是、如果可以使用'CLB'块进行此操作、我们希望得到一些反馈。 从阅读用户指南中可以看到、设置为"解串器模式"的计数器可用于移出数据、但不确定该操作是否可以根据 SCLK 信号计时并通过 LRCLK 信号启用。
我非常渴望开发'CLB'块、因为它将是在特定应用中使用的出色器件、而不是 FPGA。
感谢你能抽出时间。
