[参考译文] TMS320F28027F：Lab10 A 和 Lab10c 之间的过调制差异

您好！

我也看不到 SVGENCURRENT_RunIgnoreShunt()在任何地方被调用，何时使用该函数？

谢谢。

 SVGENCURRENT_RunIgnoreShunt ()的类似函数在 SVGENCURRENT_COMPPwmData ()中实现。 您可以按如下方式更改代码。

if (measurableShuntThisCycle >= two_phase_measurable)
｛
gAdcData.I.value[0]= gIavg.value[0]；
gAdcData.I.value[1]= gIavg.value[1]；
gAdcData.I.value[2]= gIavg.value[2]；
｝

在 mainISR()中将 Chanigng 更改为：

if (measurableShuntThisCycle >= two_phase_measurable)

未观察到任何改进。

将 KP 减半可阻止恒流不稳定、但波形不再呈正弦波形。

是否有可能将三相电流采样和重建属性转换为电流环路不稳定特性？

否 主要原因应该是、如果为过调制重建反馈电流、则反馈电流不是很好。 您使用的是自己的电路板还是 TI EVM 套件？ 如果您使用的是 TI EVM 套件、则可以使用 PWMDAC 来检查反馈电流是否更适合控制。

Amy 更新了吗？ 您是否有机会使用 PWMDAC 来检查反馈电流？ 或者将 USER_MAX_VS_MAG_PU 限制为小于 (0.575)？

您好、Yanming、

我没有机会检查 PWMDAC、因为它在定制板上。 我使用0.55作为 USER_MAX_VS_MAG_PU 限制。

我发现当我将 ADC 时钟预分频器 ADCCTL2.CLKDIV2EN 更改为0时、使 ADC 时钟与60MHz 相同、不稳定性问题就不复存在了。

我想检查一些事项以确认 ACQPS 设置正确：

1) 1)允许的最大 ADC 时钟是多少？ 从28027 sprs523数据表中可以看出它是60MHz 吗？

2)在许多评估套件中、包括 DRV8312kit 中、hal.c、HAL_OscTempComp ()函数中、CLKDIV2EN 设置为2：

ADC_setDivideSelect (obj->adcHandle、ADC_DivideSelect_CLKIN_BY_2)；

在 HAL_setupAdcs()函数中，每个 SoC ACQPS 都设置为 ADC_SockSampleDelay_7_cycles。

上述设置似乎违反了 sprs523数据表中7个 ADC 时钟周期的最小采样窗口大小。

SYSCLK 为60MHz、CLKDIV2EN 设置为2、因此 ADCCLK 为30MHz、7个 ADC 时钟为233333ns。

ACQPS 设置为6 (ADC_SockSampleDelay_7_cycles)、因此采样窗口为116.67ns、小于7个 ADC 时钟。

3) 3)如何确定可设置的最大 ACQPS？

谢谢、

陈慧敏

您好、Yanming、

现在、使用 ADC 时钟60MHz、将 minWidth_microseconds 从(2.0)更改为较低的值以避免电流重构(compMode 始终为"all_PHASE_可 测量")、电流波形几乎为正弦波。

4) 4)我可以将 minWidth 设置为多低？ 我使用的是 DRV8323S。

5) 5) OVM 是否必须始终与当前重建配对？ 在电流设置下、电机以 Vs=0.52运行、compMode 始终为"all_phy_可 测量"。

谢谢、

陈慧敏

您好、Yanming、

2)评估板示例的源代码设置了 SYSCLK=60MHz、ADCCLK=30MHz (ADCCTL2.CLKDIV2EN=1)、因此 7*ADC 周期为2333ns。

ACQPS 设置为6、因此采样窗口为116.67ns。

数据表指定的最小采样窗口为7*ADC 周期、2333ns、但采样窗口集仅为116.67ns。

我的解释是否正确？

5) 5)在 Vs 超过0.5后、存在一个工作区域、由于 minWidth 设置、所有相位仍可测量、在此期间、不使用电流结构。 我的解释是否正确？

在查看数据表时、采集窗口 F28337和 F2807x 器件基于 SYSCLK、而不是 ADCCLK。 我可能错误地认为这适用于 F2802x 器件。 您能确认我的错误吗？

在我的案例中、使用更高的 ADCCLK 减少采样窗口似乎使控制更加稳定、您对此有什么了解吗？

谢谢你。

Sy