[参考译文] TMS320F28375S：TMS320F28375S：SYSCLK 频率检查在某些配置中失败

约旦、您好！

您提到您使用的是略微修改的 InitSysPll 版本。 您修改了什么？ 使用 C2000Ware 中的"原样"功能时、您是否会看到同样的问题？

您好、Frank、

我尝试使用函数 InitSysPll -我可以从 C2000Ware v3.02.00.00中获得最佳效果、我发现问题仍然存在。  我所做的修改：

1) 1)在  函数中将 clock_source 硬编码为 XTAL_OSC

2) 2)删除内部看门狗备份、禁用和恢复

3)已删除对 ServiceDog ()的调用；

4) 4)删除了计时器1和计时器2的备份和恢复

约旦

让我仔细看一下、明天我会再来看看。

约旦、您好！

这可能是针对 PLL 锁定问题实施的权变措施的工件、勘误表中对此进行了记录。 我将仔细检查这是否是预期的、或者它是否是错误。

您好、Frank、

在发布此帖子之前、我确实收集了一些其他信息、这可能会有所帮助、您可能会执行与我所做的相同的调试操作、以了解导致问题的原因。

我在调试时做的一件事是将计时器2周期从0x800加倍到0x1000、以获得更高的粒度、并且我在过程中做了一些小调整、以便您的数据可能无法与我的数据完全一致。  然后、我在设置 fmult=0以及变化的 imult 和 divsel 之后测量了经过的定时器1时间(周期-计数器)。  根据 imult、divsel、经过的时间和计时器2周期、我计算在确定 sysclkInvalidFreq 时相互减去的两个数字。   

我想您可以从数据中看到、当预期比率开始降至2以下时、测得的比率变得不一致。  除了经过的定时器1时间表中的值、当 DIVSEL 作为2传入并在测试期间递增时、这些值开始与 SYSCLKDIVSEL 设置为/8不一致。  我希望当您在各列中移动时、一行中经过的时间会减半、但情况并非如此。

谢谢、

－约旦

约旦、您好！

通过设置更高的 div 值、您违反了计时器要求、其中 SYSCLK/OSCCLK 比率必须至少为2。 此外、 在 InitSysPll 函数内、当使用计时器验证频率时、DIPSEL 会递增1、之后它会将频率设置为 DIPSEL 的用户编程值。 这意味着、如果您打算使用 divsel 2 (即/4)函数将1添加到其中、并使其变为3 (即/8)、则这样做是为了在系统启用时钟时限制电流的突然涌入、并逐渐增加 SYSCLK 频率。

您看到误差的原因是 SYSCLK/OSCCLK 的频率比(10MHz)小于2。  

我是否可以知道这里的预期 SYSCLK 频率是多少？ 您能否通过确保您不违反下面的计时器要求来管理它？

SYSCLK =(XTAL_OSC * imult)/(div*2)>2*XTAL_OSC。 在配置分频器的情况下、请确保 SYSCLK 频率大于40MHz。

此致、

Nirav

嗨、Nirav、

谢谢你们的解释、我看了这个寄存器、觉得它可能会影响我看到的内容、但我在确认测试中寄存器设置为0后、并没有费心去阅读该注释。  您是否在任何地方记录过该方程式？  数据表、TRM、勘误表、C200WareTM

出现此问题的原因是我们已经编写了有关代码的要求、并且一个独立的软件测试团队正在验证代码的行为。  我们能够使用数据表来限制一些测试点(即 SYSCLK 必须介于2和200MHz 之间)、但我们无法用可用的文档来解释这个问题。

谢谢、

－约旦