[参考译文] TMS320F28069：ADC 结果因相邻引脚电压输入而不同

Fujinaka-San、您好！

S+H 电路中的这种存储器效应对于大多数 ADC 架构而言很常见。   

要了解具体情况、请在此处记下数据表中提供的 ADC 输入模型：

http://www.ti.com/document-viewer/TMS320F28069/datasheet/adc-power-up-delays-sprs6989418?search=%22ADC%20Input%20Impedance%20Model%22#SPRS6989418

当 ADC 采样时、开关闭合、Ch 会在 S+H 阶段(由 ADC 的 ACQPS 设置控制)向(但绝不会达到)输入电压指数充电。  在 S+H 阶段结束时、开关打开、电压锁定到 Ch.  在转换阶段、ADC 将捕获的电压转换为数字结果。  当开关再次闭合以对下一个通道(或者如果该通道在序列中处于下一个通道、则该转换过程将使之前的电压或对其进行的某种转换保持在 Ch 上)。  

在设计 ADC 驱动电路时、您需要确保即使在最坏情况下通道上的残余电压和最坏情况下 ADC 输入电压、通道也会稳定在可接受的范围内。  通常、最坏情况下的电压选择为 Ch = 0V、ADCin =+VREFHI、反之亦然。  误差范围通常选择为1/2 LSB 或1/4 LSB、但听起来您的客户对4LSB 很满意。   

要计算所需的稳定时间、请参阅 F280049 TRM 中的"选择采集窗口持续时间"部分(但使用器件的模型值)： http://www.ti.com/lit/ug/sprui33b/sprui33b.pdf。  

根据上面链接中的公式、如果观察到存储器效应、通常问题是外部 R 和/或 C 过高。 另一个潜在问题(在上面的链接中未讨论)是驱动运算放大器的带宽太低。

您能评论一下相关通道上的源阻抗(外部 R 和 C)、驱动运算放大器带宽(如果使用)和采样率吗？

您好 Devin、

感谢您的回复。 我没有与我们的客户沟通。

收到他们的回复后、我将再次提供反馈。

此致、

A. Fujinaka

您好！

我收到了客户回复。

当前 SOC0、1、2设置如下。

SOC0 ADCINB1：3.3V 上拉电阻
SOC1 ADCINA2：目标电压  读数值：2050 <--这就是问题所在。
SOC2 ADCINA2：  目标电压读数值：2060

情况如下。
SOC1和 SOC2 A/D 结果之间存在10 LSB 的差异
2.如果相邻 ADCINA3引脚上的输入电压为1.8V、则会对10LSB 扩散问题进行跳线处理。
3.如果他们按如下方式更改了 SOC0配置，则问题消失了。

SOC0 ADCINA2目标电压
SOC1 ADCINA2目标电压
SOC2 ADCINA2目标电压

关于输入 R/C 值、测试时采用了多种压合、结果如下所示。 运算放大器带宽的答案也是 TI LMV344IPWR、其带宽为1MHz。

这是客户的问题。
1、SOC1结果受 SOC1设置影响的原因。
2.为什么 SOC1结果不是通过改变为正确的外部 R/C 值来固定的？
3.现在，他们将 SOC0设置由软件更改为 ADCINA2，
TI 认为这是正确的解决方法。

此致、A. Fujinaka

尊敬的 A.Fujinaka：

假设增益较低、1MHz 带宽可能正常。  理想情况下、有效带宽比 RC 快约4倍：

https://training.ti.com/ti-precision-labs-adcs-math-behind-r-c-component-selection?cu=1128375

他们选择了什么 S+H 持续时间？  他们是否尝试使用更大的 ACQPS 值来获得更大的 S+H 时间？  根据 TRM、他们是否确定所选的 ACQPS 有效？：

根据此声明：

如果相邻 ADCINA3引脚上的输入为1.8V、则会对10LSB 扩散问题进行解串

这似乎表明问题可能不是内存影响。  A3之前的值是多少？  A3或其他 ADC 输入通道是否有可能由0至 VDDA 范围之外的电压驱动？

您好 Devin、

起初、我有一种类型、第一个客户问题如下。

1、SOC1结果受 SOC1设置影响的原因。
->
1. SOC1结果为何会受到 SOC0设置的影响？

关于您的问题、下面是答案。

>他们选择了什么 S+H 持续时间？
[Fujinaka]他们选择了06h，这意味着 Dureation =7cycle。

>他们是否尝试使用较大的 ACQPS 值以获得更大的 S+H 时间？
[Fujinaka]他们改变为2倍 S/H 时间，但问题没有得到解决。
一旦更改至10次，问题就得到解决。

>根据 TRM，他们是否确定所选的 ACQPS 有效？：
[Fujinaka]是的、他们选择了有效值。

> A3之前的值是什么？
[Fujinaka]如果 A3上的输入电压超过1.8V、则问题是不可解决的。 它们读取该值以及目标电压。

>是否可以使用0至 VDDA 范围之外的电压驱动 A3或其他 ADC 输入通道
[藤原]
A3：否
其它 ADC 输入通道：有可能有2个引脚、ADCINB1和 ADCINA7超过 VDDA 电压、因为有2个3.3V 电源、所以可能会发生2个3.3V 之间的一些差异。

请尝试回答他们的问题。

此致、
A. Fujinaka

尊敬的 A.Fujinaka：

我想客户为什么会看到 S+H 持续时间增加而 RC 减少的情况有所改善、这是因为运算放大器 BW 是限制因素。   

对于初始 RC、1MHz 带宽足够、但对于使用较小 RC 的测试、运算放大器带宽会根据链接的 TI 高精度实验室培训进行限制。

我将实验中使用的 RC、它们对应的 RC 时间常数、1/4 RC 时间常数(建议的运算放大器 τ)和相应的运算放大器带宽1/(2 *π*τ)列出。   

下一个好的实验是找到一个引脚兼容的低噪声和高带宽运算放大器、在电路板上替代它、然后再次尝试一些较低的 RC 值。

你好

因此、您的最佳猜测是、内存效应是导致此问题的原因、
并且可以通过使用具有适当 BW 的足够 OPAMP 来避免该问题、对吧？

关于客户的问题、
1、SOC1结果受 SOC0设置影响的原因。
->请就此问题发表评论吗？

2.为什么 SOC1结果不是通过改变为正确的外部 R/C 值来固定的？
->我从您的解释中确认这是由于运算放大器带宽造成的，我的理解是正确的？

现在、他们将 SOC0设置由软件更改为 ADCINA2、
TI 认为这是正确的解决方法？
->请就此问题发表评论吗？ 此修复程序是否即使对于暂定修复程序也很好？

此致、
A. Fujinaka

尊敬的 A.Fujinaka：

对于(1)和(3)：

SOC0上的双采样 A2、SOC1也起作用、因为 SOC0采样会将 S+H 电容器预充电至接近目标值的值。  

请注意、在该器件上、由于可以同时采样、B 通道和 A 通道使用单独的 S+H 电路。  这就是为什么即使 SOC0将 B1采样为+3.3V、A2上的后续采样也太低、不是太高： +3.3V 不会被采样到用于采样目标电压的同一电容器中。

对于(2)：

您的理解是正确的： RC 已降至运算放大器 BW 成为限制因素的程度、因此进一步降低 RC 没有太大帮助。   

您好！

感谢您的回答。 让我仔细检查1)。

1)

1.坏情况，
SOC0 ADCINB1：3.3V 上拉电阻
SOC1 ADCINA2：目标电压读数值：2050 <--这就是问题所在。
SOC2 ADCINA2：目标电压读数值：2060

SOC0使用不同于 SOC1/SOC2的 S/H 电容器。
因此，SOC1 S/H 未预充电，因此结果是不同的

2.情况良好，
SOC0 ADCINA2目标电压
SOC1 ADCINA2目标电压读取值：2060
SOC2 ADCINA2目标电压读取值：2060

SOC0使用所有相同的 S/H 电容器。
SOC0将 S+H 电容器预充电至接近目标电压的值。
因此问题不会出现。

我的理解是正确的？

关于2)和3)， 我理解您的答案。

此致、
A. Fujinaka

尊敬的 A.Fujinaka：

是的、正确答案、而消除此问题的其他选项是将增加 S+H 持续时间、减少外部 RC 和增加驱动运算放大器带宽等因素相结合(双采样类似于增加 S+H 持续时间)。   

您好！

感谢您的回答。
基本上、我们的客户理解您的解释、
但是、他们需要一些补充信息或答案。

对于(1)
他们认为 TI 的解释无法解释下面的实验结果。

您是否有任何评论、为什么案例7结果正常、即使 C 值为0uF、

案例8中符合 DS 中 TI 的 CR 建议的错误情况？

对于(2)
您是否有任何实验结果(数据)
运算放大器带宽对 A/D 结果有何影响？

此致、
A. Fujinaka