• 状态 Resolved
  • 已锁定 已锁定
  • 回复 7 回复
  • 订户 1 订户
  • 视图 646 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TMS320F28374S：采样期间 ADC 输入电压下降

admin
Guru**** 2538950 points
Other Parts Discussed in Thread: TL084

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/591016/tms320f28374s-adc-input-voltage-dropped-while-during-the-sampling

器件型号：TMS320F28374S
主题中讨论的其他器件：TL084

大家好、

 我的客户在采样期间报告了 ADC 压降问题、您能在这种情况下提供帮助吗？

问题描述：

 进行采样时 ADC 输入电压将下降，例如：1.25V 基准采样；采样时，1.25报告的电压低于1.25V (软件未进行校准)。

 如下所示的示例电路、OPA (GAIN=1)位于电阻器(100欧姆)之前。

 

原理图

4 ADC 模块同时采样

压降约为11.6mV

ADC_C 对1.25V 基准进行采样

压降约为12.6mV

4 ADC 模块按顺序采样

压降约为37.4mV

 

支持需求：

 采样时 ADC 输入电压下降的原因、硬件参考电路或软件配置等解决方案？

 

期待您的回复、谢谢。

 

此致

Benjamin

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好 Benjamin、

    我看不到原理图。 您可以将 ADC 驱动部分作为图像上传吗？ 您使用的是哪种运算放大器？ 运算放大器之后、ADC 输入引脚之前的 R 和 C 值是多少？ S+H 持续时间是多少？

    是在 ADC 输出中还是通过使用示波器或 DMM 进行观察在输入上观察到的下降？

    给定引脚上使用的采样率是多少？ 如果引脚上的采样率发生变化、压降是否会发生变化？

    如果在相关通道之前立即对接近满量程的电压进行采样、则通道是否上升而不是下降？
  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Cottier、

     将原理图和波形更新为随附的文件。

     OPA 为 TL084、增益为1：1； 波形仅来自 ADC 输入引脚；  

     您对接近满量程的意味着什么？您意味着输入为3.3V？  您可以在附加文件中看到的详细波形。

    e2e.ti.com/.../TMS320F28374S-ADC-Issue.docx

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Benjamin、

    ADC 输入有一个大约14.5pF 的电容器、每个采样需要对该电容器进行充电：

    如果外部电容器为1nF、则 ADC 采样时的压降最多为(14.5pF/1000pF)= 1.45%。  如果输入为1.25V、则可能高达18.1mV。

    使用 TINA、我们得到大约14.9mV 的压降：

    在任一种情况下、只要驱动运算放大器能够在分配的 S+H 窗口期间稳定至< 1 LSB、初始压降就不是问题。  在这种情况下、稳定时间常量大致为：

    τ=(RS + RON) CH +(CS + CP) RS =(100+425)*14.5pF +(1nF)*100 = 108ns
    对于0.25 LSB 的趋稳、您需要-ln (0.25/4096)= 9.7时间常数
    因此 S+H 窗口需要至少为108ns*9.7=1.05us、这很长。
    运算放大器带宽应约大于2/(2*PI*Rs*CP)=> BW > 3.2MHz、因此您可能需要为1.05us 添加一些轻微的填充、因为运算放大器可能会略微减慢趋稳速度。
    您可以通过减小 R 和 C 值来加快趋稳(但不会降低压降)。  请注意、如果要显著提高稳定速度、可能需要使用更快的运算放大器。

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Cottier、
    非常感谢您的热情支持。
    现在、客户正在使用您建议的解决方法、如果有任何反馈和进一步的支持会让您知道。 谢谢。

    此致
    Benjamin
  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Cottier、
    非常感谢您的热情支持。
    根据计算格式、客户需要将 OPA 替换为高速运算放大器、并降低 R 和 C 值以供系统考虑。 这导致了他们系统的大量修改。 除了 S+H 时序之外、您对 ADC 配置有什么建议？

    此致
    Benjamin
  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好 Benjamin、

    我不确定是否遵循您的问题。

    就 ADC 趋稳而言、客户可以控制器件中的唯一参数是采样率和 S+H 持续时间。 对稳定的任何其他改进都基于外部驱动电路(PCB 上的运算放大器和无源组件)。

    从硬件角度来看、他们还应考虑其他一些事项：
    电源定序。 具体而言、VREFHI 应始终小于 VDDA、并且在上电时 ADC 输入也不应超过 VDDA。
    输入瞬态保护。 如果信号调节电路可在正常运行(或加电)期间的任何时候产生低于 VSSA 或大于 VDDA 的电压、 客户可能希望在 ADC 输入端放置一些二极管和限流电阻器、以防止在过压或欠压情况下损坏器件。 此处的设计目标可能与输入趋稳相冲突、因为较高的串联 R 有助于限制钳位电流。
    -如果信号失真需要非常低，则应在信号链中使用 C0G 电容器，而不是 X7R 电容器
  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Cottier、
    非常感谢您的热情支持。 谢谢。

    此致
    Benjamin