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器件型号：TMS320F28379D 工具/软件：Code Composer Studio
在接收器模式下运行微控制器的通用并行端口的 IAM。 Xilinx FPGA 正在传输模式下运行。 在 UPP 传输期间、<0.1%的字节丢失。
FPGA 中的 upp 发送器实现：
时钟频率= 7.5MHz、字长= 512字节、SDR 模式、使能端始终变为高电平、在 512字节字的开头将 START 设为高电平(用于一个时钟周期)。
时钟的位置边沿上的启动和数据变化。
根据时序图得出的、这似乎是合理的。
但以下摘录来自微控制器的技术参考手册：
' uPP 发送器驱动时钟信号以对齐所有其他 uPP 信号。 默认情况下、其他信号在时钟的上升沿对齐、但其极性由 ifcfg 寄存器中的 CLKINVA 位控制。 时钟的有效边沿应始终略高于其他 uPP 信号的转换。"
这似乎有点令人困惑。 微控制器在什么边缘对数据进行采样并开始？
我实现 UPP 发送器的方式是否会导致任何时序问题？
