尊敬的，
我们正在 TMS320F28062芯片中设计单电阻采样、当调试采样点时发现某些采样点的时间与我们在代码中设置的时间不匹配。 因此、我们需要检查原因。
在我们的设计中、我们配置 PWM1、PWM2、PWM3、A、 B 通道、它们将输出三相桥式波形、两个采样由 CMPA 和 CMPB PWM4值触发、并采用增加计数模式、当计数器值等于 CMPA 时、触发 SOC0采样；当触发 SOC1采样时、计数器值等于 CMPB 时、在两个采样中、 我们触发 EOC0和 EOC1， 并通过 ADCINT1和 ADCINT9调用 ADC_ISR1和 ADCISR2两个中断函数，只需分别在两个中断函数之前和之后进入操作的第一步， 在 GPIO 的同一电平上 、通过示波器观察采样位置。 具体波形如下所示：
如上图所示、紫色、黄色和绿色为三相桥式 PWM (所有 A 通道)、蓝色采样 GPIO 波形点中断控制可在我们的算法中、Euphrates 中的第一个中断被拉第二次时看到、这两次分别在三相占空比中上升时进行采样、 例如、在该波形的上方、蓝色线应以紫黄色拉、中间 Euphates 中的黄色绿色拉、在大多数情况下确实是这样、 但是、在所有的线段间隔之后、有时会出现一个或两个或三个异常点、蓝色波上升沿和下降沿(在右侧箭头上方、蓝色穿过黄色线)。
在我每次为每个 PWM 通道编写代码之前、CMPA 和 CMPB 将被分配给临时存储器分配的值、 在 PWM1、PWM2、PWM3和 PWM4的同一周期内、对 CMP 的总共4个采样点进行了比较、发现这些采样点分配给寄存器值、并且没有交叉情况。
这种现象、原因我们现在采样的电流值在测试方法中将出现较大的错误(或直接出现错误的采样点)、程序配置允许中断嵌套、并且在首次优先级高于第二次的情况下、 因此、个人感觉不是在这个周期结束前的第二个周期上中断第一个中断被延迟、从而导致这种现象、即使它应该是连续的时间延迟、但不是两个时间间隔？
即使我们增加三相驱动 PWM 的上升沿22之间的间隔、以确保采样点在前端和后端之间有足够多的时间间隔、"交叉"现象仍将出现在示波器观察中。
我不知道问题是否与下图有关？Pls help some advice，Great thx。
