[参考译文] TMS320F28377S：C2000主振荡器过冲

您好 Frank：

我使用相同的示波器来测试同一 PCBA 中同一接地的两个 CLK 输入信号、 一个进入 FPGA、另一个进入定义、差异是在  FPGA Y2的引脚3附近增加了一个串联27.4欧姆的线路、 根据 SI 工程师的建议，这种分辨率可用于降低过冲值，因为 clk 芯片和 Defino 之间的距离比 CLK 芯片和 FPGA 之间的距离更短，所以我们不在此处添加这种分辨率。 但是、define IO 的3.3V 逻辑电平的过冲超过4V、不确定是否可以接受、我们在规格中找不到有关过冲和下冲定义的参考、因此您能否给出该值的参考、 估计芯片的风险，是否对生命周期或其他方面有任何其他影响？ 您不需要担心设备(我已经检查过该设备的状况、没有类似的过冲评估)、 如果您的侧无法承受高于4V 的过冲值、我将在 引脚3 和定义之间添加相同的27.4欧姆分辨率系列、因此应该不仅改善  过冲、还改善下冲。

同一 PCBA 中同一接地的 FPGA INP CLK 的过冲测试捕捉、 大约为3.8V  

王祖

谢谢

您好、Zhuo、

我觉得这就像一个补偿不足的示波器探针。 下面的2个捕获说明了我的意思。 在示波器上监控的同一信号。 在首次捕获中、探头补偿不足、您可以看到明显的过冲和下冲。 在第二次捕获中、探针得到了完美补偿、没有过冲或下冲。

但是、如果您确信这不是补偿不足的示波器探针问题、并且过冲和下冲是真实的、则表明您的信号超出了 X1输入电平。 请参阅我从数据表中提取的以下屏幕截图。 X1电平不应高于 VDDIO 0.3V 或低于 GND 0.3V。

您好 Frank：

3.6V 是最大限制输入逻辑值、我的理解是恒 定输入最大电压为3.6V、但过冲是瞬态 峰值、当信号发生在1->0或0->1的边沿时、实际上过冲可能超过最大逻辑值、  我曾经使用 FPGA 检查过这一点、因为对于其他 HSI 接口逻辑电平有同样的问题、他们的工程师提供了两个选项卡供参考、 在  单独的表中、已注意过冲值和逻辑最大值的不同定义：他说过冲可以使 IMPECT 达到寿命、但4V 正常、 但使用寿命更短、因此无论 defino 是否具有不同的开尔图定义、 您是否有针对 IO/CLK 应用的其他疑难解答、无论过冲大于3.6V 的情况是否在其他公司的开板中发现、  都可以将交流产品中的瞬态峰值电压保持在3.6V 以下、这是不可避免的、

谢谢

王祖