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[参考译文] TMS320F28062：SPI SPISTE 至 SPICLK 时序

admin
Guru**** 2527550 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/736653/tms320f28062-spi-spiste-to-spiclk-timing

器件型号：TMS320F28062

我将 SPI 的时钟极性配置为0、将时钟相位配置为1。 根据数据表(TMS320F2806x PiccoloTm微控制器)第107页，SPISTE 下降和 SPICLK 之间的延迟时间应与 SPI 时钟周期相同。 但从我的测量结果看、它是该值的两倍。 对于捕获 exemple、我测量了0.676us 的 SPI 时钟周期、在1.32us 时、SPISTE 到 SPICLK 的时间大约是该时间的两倍。 即使我更改 SPI 时钟、我也会观察到同样的情况。

我不知道我是否错过了有关这方面的一些详细信息。

此致、

Sebastien

  • 0
    TI__Guru**** 2527550 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Sebastian、

    您将在"表6-36中讨论计时'23'。 SPI 主控模式外部时序(时钟相位= 1)"？

    最小值被引用为1 SPICLK - 10ns。 但是、由于这是最小值、实际值可以更长。

    如果您查看相应的从器件时序、则该模块具有满足设置时序的最小值、但没有最大值。 这表示只要这两个边沿之间的时间足够长(但太长不应成为问题)、通信就会起作用。
  • 0
    TI__Guru**** 2527550 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Devin、

    感谢您的回答

    此致、