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器件型号：TMS320F28075 您好！
实际上、 我的应用中微控制器的系统时钟为120MHz、我将 ADCCLK：SYSCLK 的比率配置为1、因此我的系统中的 ADCCLK 也是120MHz。 但我刚刚通知过、对于建议的运行条件、ADCCLK 的最大值为50MHz (在 TMS320F28075 (SPRS902E)第84页的数据表中)。
那么、我想知道超频 ADC 是否会导致系统不稳定？ 如果我尝试按照数据表将 ADCCLK：SYSCLK 的比率设置 为3以使 ADCCLK 具有40MHz 的频率、则转换结束和转换结果被锁存的时刻之间的时间为3个 SYSCLK 周期、如表5-49 (SPRS902E)所示、 我的解释是否正确？ 我发现 同一文档中的表5-49和图5-32不匹配、图5-32中的 t_LAT 等于 t_INT、但表5-49中的情况并非如此、因此哪一个是正确的？
非常感谢您的回答！
Lam
