大家好、
客户有问题需要您的帮助：
我们在应用中使用 CLB 模块、其目的是通过 CLB 将 EPWM8B 配置为特定的 IO 引脚、IO 引脚本身无法配置为 ePWM 端口。 配置如下：EPWM8B AQ 模块的输出用作 CLB_IN4的输入、CLB output6的输出通过 CLBoutputxbar 配置为 IO 引脚。 结果表明、与原始 epwm8B 模块相比、CLB 模块之后的驱动波形具有固定的延迟(23ns)。 有什么方法可以解决它吗？ 谢谢！
此致、
本
您好、Omer：
谢谢回复！ 根据您的回复、我禁用了 CLB 同步、延迟确实会降低、但仍然会有10ns 的延迟。 这是 CLB 模块的固有延迟吗？ 是否有办法将其删除？
以下是我更改后的配置：
此致、
本
Ben、您好！
我已经确认、实际上 CLB 的输出也几乎全部被记录。 因此、根据您用于 CLB 的输出、会有延迟。 对于 F28003x 器件、CLBx_OUT12至 CLBx_OUT15应取消注册、并与 CLB 时钟异步。 这记录在技术参考手册中：
此致、
阿米尔·奥马尔
