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[参考译文] TMS320F28P650DK:EtherCAT 电气原理图和时钟生成

Guru**** 2579345 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1284164/tms320f28p650dk-ethercat-electrical-diagram-and-clock-generation

器件型号:TMS320F28P650DK

您好、TI 支持团队:  

我已查看 以下 TI 文档

  • C2000 F28P65x 系列 LaunchPad 开发套件
  • TMS320F28P65x 实时微控制器、技术参考手册
  • F28P65X 控制卡

我想请您 支持 几点。

根据我的理解、ESC EtherCAT 在 F28P65中运行:请您确认吗?

此外、我发现 EtherCAT 电气原理图有四个选项:请参阅后续选项。

选项1

一个振荡器为 ESC 和 PHY 器件提供时钟、如下图所示。

 

 

  

选项2

一个振荡器为 ESC 提供时钟。

ESC 通过 GPIO154为 PHY 器件提供时钟、如下图所示。

 

  

 

选项3

一个用于 EtherCAT PHY 的振荡器

一个用于 DSP 的振荡器  

EtherCAT PHY  

 

 

 

 

CPU 振荡器

 

备选案文4

根据我的理解、用户手册未介绍此配置:请查看"问题"部分。

 

 

 

问题

假设我的逻辑板工作在电磁恶劣的环境中,您能推荐最佳的 EtherCAT 电路图吗?

关于 PCB 的布局,假设我们不想通过一个长网共享高频时钟信号,您还能建议最佳的电气图吗?

F28P65外设手册中、没有说明电气原理图中选项3:我是否正确?中显示的时钟生成或分配。 如果是,为什么?

根据"选项4"中显示的配置,请说明:

    1. MII_Tx_CLK_port1和 MII_Tx_CLK_port0的特性
    2. 这两个可选连接对时钟生成有何影响? 我的意思是红网上的时钟仍然是必要的吗?

 

非常感谢您的支持、

埃托尔

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的  Ettore:

    Unknown 说:
    根据我的理解、ESC EtherCAT 在 F28P65中运行:请确认吗?

    正确。

    假设我的逻辑板工作在电磁恶劣的环境中,您能推荐最佳的 EtherCAT 电路图吗?

    关于 PCB 的布局,假设我们不想通过一个长网共享高频时钟信号,您还能建议最佳的电气图吗?

    [/报价]

    选项1是我们的最佳建议。 我们建议 用户让 C2000 ESC 和两个以太网 PHY 共享具有+/-25ppm 或更低速度的同一个外部25MHz 单端振荡器(根据 Beckhoff 规范)。  还建议包含一个时钟缓冲器、以确保 所有三个器件的时钟信号完整性、这就是我们在 LaunchPad 和 controlCARD 中实现的功能。 您可以参考这些原理图和 PCB 设计作为参考。

    Unknown 说:
    F28P65外设手册,没有说明电气图中显示的时钟生成或分配选项3:我是否正确? 如果是,为什么?

    不建议显示选项3。 Beckhoff 要求 ESC 和 两个以太网 PHY 共享同一个时钟源。

    根据"选项4"中显示的配置,请说明:

      1. MII_Tx_CLK_port1和 MII_Tx_CLK_port0的特性
      2. 这两个可选连接对时钟生成有何影响? 我的意思是红网上的时钟仍然是必要的吗?
    [/报价]

    MII_TX_CLK_PORT 信号与25MHz 时钟源无关。 您将始终需要通过某种方式为 PHY 提供25MHz 时钟源。

    我诚实地没有注意到 MII_TX_CLK 引脚被记录为可选。 这不是我过去测试过的、我们一直将连接纳入设计中。 似乎我们甚至"强烈建议"用户在 TRM 中也这样做。

    此致!

    凯文

    [/quote]