[参考译文] TMS320F28035：用于 TX/RX 的 SCI 配置具有中断但没有 FIFO 缓冲

是的、你有权默认禁用 FIFO、但中断怎么样呢？ 我在代码中看到：

SciaRegs.SCICTL2.bit.TXINTENA =1;
SciaRegs.SCICTL2.bit.RXBKINTENA =1;

这表明启用了 RX/TX 中断、但如果运行 Example_280Creations Sci_Echoback 示例、您将看到没有报告 RX 中断- RX 读取数据时、RXRDY 未置位。

您好、 Vince。 我正在使用的 example_280c Sci_Echoback 示例、其中包含：

SciaRegs.SCICTL1.all =0x0003;  

因此、TXENA 和 RXENA 位被设置。 但是、尽管如此以及相关设置：

SciaRegs.SCICTL2.bit.TXINTENA =1;
SciaRegs.SCICTL2.bit.RXBKINTENA =1;

不报告中断。

您好、 Vince。 当然可以、但我只是想运行 Sci_Echoback 启用了中断的 Example_28052示例、并且能够对其进行测试、但是此示例中没有报告中断、但是它们应该跟踪配置：

    //
    // Note: Clocks were turned on to the SCIA peripheral in the InitSysCtrl()
    // function
    //
    
    //
    // 1 stop bit,  No loopback, No parity, 8 char bits, async mode, 
    // idle-line protocol
    //
 	SciaRegs.SCICCR.all =0x0007;   
    
    //
    // enable TX, RX, internal SCICLK, Disable RX ERR, SLEEP, TXWAKE
    //
	SciaRegs.SCICTL1.all =0x0003;  
    
	SciaRegs.SCICTL2.bit.TXINTENA =1;
	SciaRegs.SCICTL2.bit.RXBKINTENA =1;

	SciaRegs.SCIHBAUD    =0x0000;  // 9600 baud @LSPCLK = 15MHz (60 MHz SYSCLK)
    SciaRegs.SCILBAUD    =0x00C2;

	SciaRegs.SCICTL1.all =0x0023;  // Relinquish SCI from Reset

尊敬的 WW：

感谢您的跟进。 我要求遵循常见问题解答指南、然后在此处提供您的结果的主要原因是、如果这是电线连接等硬件问题、该指南中提到的示波器捕获将有助于快速缩小问题范围。

因此、从根本上说、RX 和 TX 的示波器捕获会极大地加快此处的调试速度、谢谢！

此致、

文斯

您好、 Vince。 现在、我重点介绍传输数据、这里是我从数字分析仪捕获的 TX 数据。

这是模拟捕获。

以下是数字捕获：

您好、 Vince、这里是我的 TX 和 RX 捕获结果(数字和模拟)。

我使用了 Example_28045_ Sci_Echoback 示例。

您好、 Vince。 我想我们会相互误解。 让我解释一下... 我使用的 example_280c 示例 Sci_Echoback 没有实现 FIFO 和中断、此示例中所需要的就是支持中断。

您好、 Vince。 我知道这个示例、但我不需要 FIFO 支持。 我想要的就是使 SCI RX TX 具有中断但没有 FIFO。

Vince、好的、我会尝试一下、但如果您说这些行是不必要的、以防我不需要 FIFO 支持、那么这些行也是不必要的：

    SciaRegs.SCIFFRX.bit.RXFFOVRCLR=1;   // Clear Overflow flag
    SciaRegs.SCIFFRX.bit.RXFFINTCLR=1;   // Clear Interrupt flag

在 sciaRxFifoIsr 和 thse 行中：

SciaRegs.SCIFFTX.bit.TXFFINTCLR=1;  // Clear SCI Interrupt flag

在 sciaTxFifoIsr 上。 我对吗？

Vince 我检查了您的设置。 报告了 RX 中断、该中断正常、但 TX 错误。 应报告中断空 TX 缓冲器、但实际上不报告。

大家好，WW

Unknown 说：

如果我不需要 FIFO 支持，则也不需要这些行：

正确、这些也可以添加注释。

Unknown 说：

中断空 TX 缓冲区应报告但不应报告。

发生这种情况时、是否设置了任何错误标志？ 我想知道这是否是一个错误中断、触发了 ISR、但是没有被清除(这可能会阻止进一步的中断触发)。

此致、

文斯

你好， Vince ，我做了一些研究。  
现在、这里是我的 sci init 函数：

scia_fifo_init()
{
    //
    // 1 stop bit,  No loopback, No parity, 8 char bits, async mode,
    // idle-line protocol
    //
    SciaRegs.SCICCR.all =0x0007;

    //
    // enable TX, RX, internal SCICLK, Disable RX ERR, SLEEP, TXWAKE
    //
    SciaRegs.SCICTL1.all =0x0003;
    SciaRegs.SCICTL2.bit.TXINTENA =1;
    SciaRegs.SCICTL2.bit.RXBKINTENA =1;
    SciaRegs.SCIHBAUD = SCI_PRD >> 8;
    SciaRegs.SCILBAUD = SCI_PRD;
    //SciaRegs.SCICCR.bit.LOOPBKENA =1; // Enable loop back
    //SciaRegs.SCIFFTX.all=0xC022;
    //SciaRegs.SCIFFRX.all=0x0022;
    SciaRegs.SCIFFCT.all=0x00;

    SciaRegs.SCICTL1.all =0x0023;     // Relinquish SCI from Reset
    //SciaRegs.SCIFFTX.bit.TXFIFOXRESET=1;
    //SciaRegs.SCIFFRX.bit.RXFIFORESET=1;
}

我的 TX ISR：

__interrupt void
sciaTxFifoIsr(void)
{
    GpioDataRegs.GPBTOGGLE.bit.GPIO34   = 1;

    //SciaRegs.SCIFFTX.bit.TXFFINTCLR=1;  // Clear SCI Interrupt flag
    PieCtrlRegs.PIEACK.all|=0x100;      // Issue PIE ACK
}

和 RX ISR：

__interrupt void
sciaRxFifoIsr(void)
{

    GpioDataRegs.GPATOGGLE.bit.GPIO31   = 1;

    znak  = SciaRegs.SCIRXBUF.all;


    PieCtrlRegs.PIEACK.all|=0x100;       // Issue PIE ack
}

我将测试代码放在主循环前面：

    SciaRegs.SCITXBUF = 'a';
    DELAY_US(100000);
    SciaRegs.SCITXBUF = 'b';
    DELAY_US(100000);
    SciaRegs.SCITXBUF = 'c';

我的结论：

RX ISR 工作正常、TX ISR 在发送一个字符后报告一次、因此在这种情况下、当我想发送 a'、"b'、'c'个字符时、TX ISR 将报告三次。 难道不应该在发送缓冲器为空时一直报告它吗？

我想要实现的是、当报告 TX ISR 时、这意味着 TX buffor 为空、我要在 TX ISR 中发送一些数据(char 阵列)。

您好、 Vince。 好的、感谢您的澄清。 如果您说我应该填充 TX 中断内部的缓冲区、在这种情况下、我应该如何触发 TX 中断？ 如果我要在 TX 中断内部传输某个字符阵列、但需要触发该中断以开始传输数据、那么我应该设置哪个位？

Vince 、如果您说 TX ISR 在 TX 缓冲区清空时只触发一次中断-在这种情况下、我对 TX FIFO 中断有疑问。 是什么时候提出的？ 触发一次何时 TX FIFO 缓冲区为空之后、还是始终在 TX FIFO 缓冲区为空时？

您好、 Vince。 我认为中断只应触发一次、但当我使用 TX FIFIO 缓冲时、中断会持续触发。 如果您检查 Example_2803xSCI_FFDLB_int 示例、您将看到、在这种情况下、中断始终被触发。

尊敬的 WW：

只有在不清除中断的情况下、才会发生常量触发。 你是否清除了适当的中断？

此致、

文斯

您好、 Vince。 在 Example_2803xSCI_FFDLB_int 示例中、即使出现以下行、也会持续触发 TX 中断：

    SciaRegs.SCIFFTX.bit.TXFFINTCLR=1;  // Clear SCI Interrupt flag
    PieCtrlRegs.PIEACK.all|=0x100;      // Issue PIE ACK

存在四个事件。

尊敬的 WW：

您是否检查是否设置了其他中断标志？ 似乎错误标志已设置。

此致、

文斯