[参考译文] TMS320F28375D：如果闪存测试引脚/外部晶振引脚被连接至3.3V

GR、

首先、我要说明一点、任何违反器件 DS 的行为、我们都无法保证器件正常运行。  在标称温度下且低频下的器件是否会正常工作？  但我们不能这么认为、当违反 DS 时、器件会在所有条件下满足 DS 规格。  

接着、我们可以查看此处所述的一些

问题9：  

如果未连接21引脚(VDD 1.2V)、器件是否可以正常运行？

问题10：  

如果将未连接61引脚(VDD 1.2V)、器件是否可以正常运行？

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否、器件运行将不正常。  我们器件有多个 VDD (和 VDDIO)引脚的原因是为了确保在器件上维持电压、 当某些引脚保持悬空时、电流需求会导致本地压降、这会导致某些逻辑功率不足

问题11：  

如果未连接20引脚(VDDIO 3.3V)、器件是否能够正常运行？

问题12：  

如果26引脚(VDDIO 3.3V)未连接、器件是否能够正常运行？

问题13：  

如果未连接68引脚(VDDIO 3.3V)、器件能否正常运行？

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与上一级相同

问题14：  

如果73针脚(闪存电源3.3V)将被断开、那么 只有闪存将不工作？

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理论上讲是的、但正如您提到的、BootROM 使用 OTP 设置进行修整并确定任何用户引导模式、因此我预计在这种情况下会很快失败

发生。

问题1：  

我认为 FLT1 (73引脚) 必须为未连接状态。

但是、如果在 POR 之前连接到3.3V、器件将正常运行？

问题2：  

如果 FLT1 (73引脚) 在 CPU 运行期间连接到3.3V、器件是否正常运行？

问题3：  

我认为 FLT2 (74引脚) 必须为未连接状态。

但是、如果在 POR 之前连接到3.3V、器件将正常运行？

问题4：  

如果  FLT2 (74引脚)  在 CPU 运行期间连接到3.3V、器件是否正常运行？

问题5：  

如果 FLT1 (73引脚)在 POR 之前连接到 FLT2 (74引脚)、 器件是否正常运行？

问题6：  

如果在 CPU 运行期间 FLT1 (73引脚)连接到 FLT2 (74引脚)、 器件是否正常运行？

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此处需要遵循 DS、即将两者保持未连接状态。  

对于 Q1和 Q3、我们是说在器件 VDDIO 具有3.3V 电压之前或就在 POR 释放之前、这些引脚具有3.3V 电压吗？

我认为、一般来说、如果发生上述情况、器件会正常运行、但并不理想。

问题7：  

如果在 POR 之前将 X2 (121引脚)连接至3.3V、 器件是否正常运行？

问题8：  

如果 X2 (121引脚)在 CPU 运行期间连接至3.3V、 器件是否正常运行？

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问题与上面的 Q7问题相同、但 Q8肯定会成为问题。  X2是 X1的逻辑补码、如果这被驱动、它将干扰进入器件的时钟信号。  只有 X2连接时、它与 X1连接石英晶体。  如果时钟是单端到 X1、则 X2应断开连接。

此致！

马修

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