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器件型号：TMS320F28388D 在我们的设计中、在 AUXCLKIN 上提供了用于 PHY 的25MHz EtherCAT 时钟和 EtherCAT 内核、在 X1上为所有其他 CPU 源提供单独的时钟。
这意味着 CPU 时钟和 EtherCAT 内核时钟不同步。 这种结构是否存在潜在问题？
在我们的设计中、在 AUXCLKIN 上提供了用于 PHY 的25MHz EtherCAT 时钟和 EtherCAT 内核、在 X1上为所有其他 CPU 源提供单独的时钟。
这意味着 CPU 时钟和 EtherCAT 内核时钟不同步。 这种结构是否存在潜在问题？
