[参考译文] TMS320F28P650DK：F28P65x 双核器件的闪存/RAM 问题。

您好！

[报价 userid="114524" url="~/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1374322/tms320f28p650dk-the-flash-ram-questions-of-f28p65x-dual-core-devices "]在存储器映射表中、LS0 - LS3 RAM 的地址与 D2 RAM 相同(CPU2映射)、这是否意味着有两个具有不同存储器总线的不同存储器块(同一地址)、以便 CPU1可以使用 LS0 - LS3 RAM、而 CPU2可以使用 D2 RAM？

是的、是这样。 这些是可通过 CPU1和 CPU2进行独立访问的不同存储器块。

[报价 userid="114524" url="~/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1374322/tms320f28p650dk-the-flash-ram-questions-of-f28p65x-dual-core-devices "]在勘误文档中、我们说代码不应出现在闪存末尾的16个字(0x0011FFF8 - 0x11FFFF)内、这是闪存组4的最后16个字。 如果客户将闪存组0 -组2分配给 CPU1、将闪存组3和组4分配给 CPU2、那么客户是否应避免在 CPU1中使用闪存组2的最后16个字？

正确。 这适用于 CPU 的最后一个有效闪存地址。

[报价 userid="114524" url="~/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1374322/tms320f28p650dk-the-flash-ram-questions-of-f28p65x-dual-core-devices ]在勘误表文档中、我们说 M1和 GS4 RAM 的预取队列深度为8个 wrods、但闪存的预取队列深度为16个字、为什么预取大小不同？

闪存控制器在 CPU 流水线顶部有自己的预取机制、因此二者有区别。

[报价 userid="114524" url="~/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1374322/tms320f28p650dk-the-flash-ram-questions-of-f28p65x-dual-core-devices ]消息 RAM、例如 CPU1至 CLA1消息 RAM。 如果 CLA1在 CPU1将数据写入 RAM 的同时从消息 RAM 读取数据、会发生什么情况？ 是否有任何硬件机制来避免这种竞态条件？ 此问题适用于其他消息 RAM。

是的、有硬件仲裁、它将根据轮询方案对访问进行仲裁。

[quote userid="114524" url="~/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1374322/tms320f28p650dk-the-flash-ram-questions-of-f28p65x-dual-core-devices 是否有任何外设只属于 CPU1？这意味着不能分配给 CPU2使用？

我认为在此器件上、所有外设都可以分配给 CPU1或 CPU2、但我建议查看 TRM 中所有的 CPUSEL 位定义。

Vivek Singh

Vivek、

关于项目3 (预取大小)、您能否提供更多详细信息？

谢谢。此致、

Luke

尊敬的 Vivek、

我们说闪存的预取实例为16字深度、因为闪存预取模式有两个128位指令缓冲区、对吧？

但是、RAM 的预取队列深度为8个字、我可以在哪里找到此信息？

此致、

Luke