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[参考译文] TMS320F28388D：在 F28388D 上使用 AUXCLK 的 EtherCAT 时钟路径设计-时钟同步

admin
Guru**** 2540720 points
Other Parts Discussed in Thread: SYSCONFIG

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1388506/tms320f28388d-ethercat-clock-path-design-with-auxclk-on-f28388d---clock-synch

器件型号：TMS320F28388D
主题中讨论的其他器件：SysConfig

工具与软件：

大家好！

我前面讨论了 F28388D 的主时钟路径设计、因此为了能够使用 USB 引导加载程序、我们必须将 X1连接到20MHz 20MHz 时钟、而对于 EtherCAT、我们决定使用设置在25MHz 25MHz 的 AUXCLK、我已经检查了 SysConfig、可以通过 AUXCLK 使100MHz 时钟更加同步、这会造成任何问题吗？ (连接了我的时钟树)

e2e.ti.com/.../tms320f28388d-clock-architecture-design-for-f28388d-usb-or-ethercat---20mhz-or-25mhz

在控制卡上、由于所有时钟都来自独特的25MHz 晶体、因此所有器件都具有同步时钟、但在这里、我们有一个用于 CPU 的20MHz 时钟和另一个用于 EtherCAT 的25MHz 时钟、这是主要关注点。

谢谢

John

e2e.ti.com/.../F28388D_5F00_ClockTree_5F00_V1.zip

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    请允许我花一两天时间来与您联系。

    此致、

    Ben Collier

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    [报价 userid="545681" url="~/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1388506/tms320f28388d-ethercat-clock-path-design-with-auxclk-on-f28388d---clock-synch "]在控制卡上、由于所有时钟均来自唯一的25MHz 晶振、因此、所有设备都有同步时钟、但此处我们有一个用于 CPU 的20MHz 时钟和另一个用于 EtherCAT 的25MHz 时钟、这是主要关注点。

    PHY 专家之一帮您以下忙：

    有一个风险,但它的最极端的情况。

    整个原因是、如果 MAC 和 PHY 在同一时钟域上、它们会同时发送和接收数据。 如果 MAC 和 PHY 位于不同的域上、MAC 或 PHY 可能会以不同的速率发送/接收数据(即某个点的25MHz 与25.00000001MHz 会彼此不同)。 FIFO 在 PHY 的基准时钟上用于从 MAC 以及可能从 MDI 中击穿数据。不过、这是以牺牲正在传输的清晰实时数据为代价的。

     如果客户正确调整时钟以处理大多数情况、可能不会出现问题、或者他们的用例不会使通过使用通用时钟解决的临界情况恶化。

    此致、

    Ben Collier