工具与软件:
您好!
我将 CLB 代码从379D 移植到388D。 我可以加载逻辑配置寄存器、并在读取存储器时观察到正确的值。 其中一个值是 OLUT、它现在已设置为始终输出1。 但当我读取 CLB_DBG_OUT 时会发生这种情况。 OUTx、所有输出均报告0。 我已经检查了 CLB 的时钟、PCLKCR17为0xFF、应该会启用所有 CLB 时钟。 我希望分频器在100 MHz 处运行 CLB。 除了 PCLKCR17、我找不到任何会阻止时钟进入逻辑块的东西。
可能我找错了位置。 为了使 OLUT 输出显示、我还应该考虑其他因素吗?
谢谢!
据