工具与软件：
8.2.1配置 DCC 计数器
counter0和 Counter1根据 Clock0和 Clock1的频率比进行配置
(Fclk1×Counter0 = Fclk0×Counter1)。 Valid0计数器根据提供容差并进行配置
DCC 错误。由于 Clock0和 Clock1是异步的、因此不会发生计数器的启动和停止
同步进行。 因此、在配置计数器时、必须考虑两种不同的误差源：
•Clock0和 Clock1的异步时序导致的 DCC 误差：这取决于 Clock0的频率
和 Clock1：
–如果 Fclk1 > Fclk0、则为异步。 误差(以 Clock0周期为单位)= 2 + 2×(Fsysclk/Fclk0)
–如果 Fclk1 < Fclk0、则为异步。 误差(以 Clock0周期为单位)= 2×(Fclk0/Fclk1)+ 2×(Fsysclk/Fclk0)
–如果 Fclk1未知、则为异步。 误差(以 Clock0周期为单位)= 2 + 2×(Fsysclk/Fclk0)
•数字化误差= 8个 Clock0周期
DCC 误差(以 Clock0周期为单位)=异步。 错误+数字化错误
==================================================================
8.2.2单次测量模式
通过启用单次模式、DCC 模块可被编程为倒计数一次。 在此模式下、
当递减计数器0且有效的计数器0达到0时、DCC 停止工作。
在这种单次模式下、当一个倒计时序列结束时、DCC 会自动禁用、
以防止进一步计数。 此模式通常用于信号频率的点检查。
示例1：验证 PLLRAWCLK 频率
使用方法的一个实际示例是使用 XTAL 作为基准来验证 PLL 输出时钟频率
进行采样。 假设 XTAL 为10MHz、PLL 输出频率为100MHz、SYSCLK 为100MHz、允许频率
容差为0.1%、所需 DCC 容差为0.1%。 测量序列的执行过程如下：
•将 Counter0的 Clock0源和 Valid0设置为 XTAL、将 Counter1的 Clock1源设置为 PLL 输出时钟。
•根据第8.2.1节中定义的公式、计算出的计数器种子值可以是 Counter0 =
29940；Valid0 = 120；Counter1 = 300000
==================================================================
似乎示例1没有计算"digital Error (数字化错误)"(8)：
将正确计算与示例1进行比较：
示例中的错误 100MHz 误差1 = 2 + 2 *(DCC/DCC 10MHz)= 30
正确的 100MHz 误差= 2 + 2 *(DCC/DCC 10MHz)+ 8 = 38
示例中的错误窗口1 = 30 /(0.01 * 0.1)= 30000
正确 窗口= 38/(0.01 * 0.1)= 38000
示例1 = 30中允许错误的频率错误
允许的正确频率误差= 38
示例中的总误差错误1 = 30 + 30 = 60
正确 总误差= 38 + 38 = 76
示例1=窗口中的错误计数器0 -总误差= 30000 - 60 = 29940
校正 计数器0 =窗口-总误差= 37924
