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[参考译文] TMS320F2812:时钟、PLL、晶振

Guru**** 1821540 points
Other Parts Discussed in Thread: TMS320F2812
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1406955/tms320f2812-clock-pll-crystal

器件型号:TMS320F2812

工具与软件:

尊敬的团队:

我正在使用 TMS320F2812 DSP。 晶振30MHz、PLLCR=0x000A (即5倍)、时钟150MHz、和 XCLKOUT (引脚119)= 75MHz。

但有时在上电条件下、XCLKOUT 仅显示15MHZ。 即晶体值的一半。

在写入 PLLCR 寄存器后、我将提供所需的131072个周期延迟。  

我一直在关注这个问题。 请解释在这个问题上 XPLLDIS、XRS、TRST 引脚的角色。

请帮助我解决此问题。  

非常感谢

Praveen Vemula.

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Praveen、您好!

    如果 PLLCR 为0xA、这意味着 CLKIN 应该是 XTAL 频率。

    如果 PLL 被禁用、X1/XCLKIN 按原样传递、
    如果 PLL 被旁路、XCLKIN 被/2分频并传递出去、和

    如果 PLL 被启用、它采用 PLLCR 选择位和/2并被传递。


    谢谢

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    您好、普拉坦:

    我想你完全错了。  

    您的声明 "如果 PLLCR 是0xA、这意味着 CLKIN 应该是 XTAL 频率。" 是错误的 .  

    请参见突出显示的位说明1010=a,这意味着 OSCLK*10/2意味着时钟频率是晶体频率的5倍,按照我的第一个后 DTD。 29.8.4.200.  

    我的问题已在进行以下更改后得到解决:

    1.上拉 XPPLDIS 引脚

    2.下拉 TRST 引脚。

    谢谢!

    Praveen Vemula.