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器件型号：TMS320F28388D 主题中讨论的其他器件： SysConfig
工具与软件：
你好
我目前正在从延迟 AES-3发送器板中移除 FPGA、并转到使用 TMS320F28388D 的微控制器解决方案。
但有一个元素需要反馈。
对于我的应用程序、我需要一个32位计数器、该计数器可以在使能信号(信号 LRCLK 的两个相位)上移出、并在时钟输出信号(SCLK)上移出。 这两个信号都连接到来自 AES-3波形发生器的 GPIO 上。 计数器将通过一个计数器每16Hz 更新一次、该计数器将在基于 SCLK 的2 097MHz 时钟每16Hz 翻转一次。
我了解了一些培训指南和示例、但有点不清楚如何 在 CLB 中实现这一点。
我认为、复杂的部分是 使用两个相位(边沿=高电平=左 采样、边沿=低电平=右采样)时使用 LRCLK 单路启用计数器的 MODE_0输入。
下面我附上了一张图片、用来展示我所追求的目标。
我希望有人能帮助 我。
感谢你能抽出时间。
