[参考译文] TMS320F28P650DK：CLB 时钟树未正确表示

您好！

它们实际上完全不同、

1. 在时钟部分(第一张图片)下、EPWCLKDIV 分频器位于逻辑块时钟和寄存器时钟之前。
2. 在 CLB 部分(第二张图片)中、 EPWCLKDIV 仅在逻辑块时钟之前。
3. 在 SysConfig 中、CLBCLKDIV 的源是 RAWCLK、但在其他图片中、源是 AUXPLL。  

另请注意、SysConfig 中无法在 SYNC 模式和 ASYNC 模式之间进行选择(因此无法选择 EPWCLKDIV 路径或 SYSCLK 路径)。

我是通过代码选择的、但我真诚地认为、使用 SysConfig 工具时、该时钟选择很少：

1. 表示 CLK 树错误。
2. 请勿提供选择同步或异步模式的选项。
3. 即使表示错误、更改 CLBCLKDIV 和 TILECLKDIV 的 SysConfig clk 树中的值也不起作用。

嗨、Mattia、

CLB 部分中的第二个图是准确的。

利用 Clocktree 工具的反馈、我们将在下一版本中从时钟树视图中确保表示准确
配置最好留在 CLB SysConfig 部分中

谢谢

好的、谢谢

那么、如果  CLB 部分的第二个图是准确的、这是否意味着 CLB 寄存器时钟可以达到200MHz？ 这未在 TRM 或数据表中的任何位置报告。

您好！

没问题、当然没问题。

由于在 CLB 部分中报告了最大频率可以是150MHz、因此通过将 CLB 寄存器时钟设置为 SYSCLK、它将达到200MHz。 总的来说、我认为这方面的解释应该更加清楚。 此外、TRM 的时钟部分中的 CLB 图是不同的这一事实会导致更加混淆。