[参考译文] TMS320F2812：TMS320F2812的外部 ADC SoC 输入

您好！

Unknown 说：

或者引脚在触发 soc 下降沿之前是否需要看到特定宽度的正脉冲？

是的、情况就是这样。 正脉冲应至少为1个 ADC 时钟周期。  

此致、

Ben Collier

谢谢-您能否确认实际采样开始时间取决于触发脉冲的下降沿还是上升沿？  

您好！

因此该延迟 将取决于 ADC 时钟。 这是从第一个 ADC 时钟下降沿(外部信号为高电平时)到第三个后续的 ADC 时钟上升沿。  

 上图是通过这种方式达到2.5个 ADC 时钟的。  

此致、

Ben Collier

谢谢！

您好！

很抱歉、我的上述回答不准确。 我已经更正了它。  

此致、

Ben Collier

大家好、我仍然看到旧响应、

嗨、Ben、

我刚刚通过电子邮件联系到该主题、但还想评论该主题以供参考；您可以帮助回答 Anu 的最新问题吗？

-Matt

很抱歉、单击"已解决"按钮时、这些线程会关闭。

Unknown 说：

 一旦触发输入变为高电平、ADC 时钟下降沿后、最小为半个 soc 时钟周期、最大为1.5个 ADC 时钟周期。 正确吗？

ADC 时钟的下降沿之后、将持续2.5个 ADC 时钟周期、直到采样保持开始。  

无需担心本;非常感谢您的跟进,并澄清时钟周期的解释! ：)  

-Matt

大家好、Ben、我会将我的问题重新表述为：从 SOC 触发输入变高的瞬间到采样保持开始的那一刻、它所需的最短时间将是2.5个 ADC 时钟周期。  但是、根据 ADC 时钟周期中 SOC 触发输入变为高电平的位置、它也可能达到3.5个 ADC 时钟周期？

尊敬的 Anu：

Ben 在下周不在办公室、因此请预计在他返回之前会有延迟。 感谢您的耐心等待！

此致、

Allison

感谢您发送编修。

Ben 成为 OOO 后、C2000应用团队中是否还有其他人可以随时参与进来帮助解决 Anu 的最新问题？  

我们只是在寻找 ADC 时钟周期解释的确认、因此希望 Apps 或 Systems 内的人员能够快速确认这一点。

-Matt

感谢您的澄清。  

"一旦这些被提供给 ADC 时钟、它将被锁存在下一个上升沿、然后被清除并采用显示的周期。。 无论信号源如何、内部逻辑都将负责保持信号直到被 ADC 锁存。 "

我有一个关于上述行为的后续问题：如果 外部触发信号保持高电平的时间长于内部逻辑清除向 ADC 提供的锁存信号的那一刻、它是否会 作为第二个触发来检测外部触发信号的高电平状态？  这是否意味着将外部触发信号脉冲宽度设置为仅一个 ADC 时钟周期而不超过该周期？