[参考译文] TIDM-02000：有关3kW 直流/直流转换器设计中斜率补偿的查询(基于 TIDM-02000)

您好！  

我想您的问题在这里：

也许这就是你所说的"  粉色门控信号  无法早于关闭  浅绿色门控信号 、正如预期的那样"？

在任何情况下、 如果您遵循 TIDM-02000、则 CMPSS 模块会向 PWM 生成跳闸事件。 然后、PWM 动作限定器和跳闸区域逻辑将根据该跳闸事件切换其输出、以实现相移。  CMPSS 的斜坡斜率确实会影响跳闸事件的时序。 然而、使斜坡更快(增加斜率值)可能并不是答案。  

以前、当我们看到类似的问题时、有两个可能的罪魁祸首：

- CMPSS 跳闸逻辑的配置不正确。 特别是 CMPSS 中的数字滤波器设置。 不正确的滤波器设置可以将跳闸事件过滤到 PWM、从而导致错误的 PWM 输出。 您能否共享 CMPSS 配置？

- PWM 动作限定器或跳闸区域配置不正确。 错误的 AQ/TZ 设置可能会导致错误的 PWM 输出。 您能否共享 AQ 和 TZ PWM 设置？

感谢您共享配置代码。

在 CMPSS PCMC 配置中、我相信您像参考设计一样使用 CMPSS 高电平比较器来实现该功能。 我唯一能够注意到的是、您使用滤波器输出来驱动 PWM 跳闸。 这应该没问题、因为这会滤除变压器电流信号中的噪声、但缺点是变压器电流满足比较器斜坡要求的时间与 CMPSS 生成到 PWM 的跳闸输出的时间之间存在延迟。  

CMPSS_configOutputsHigh(PSFB_PCMC_OCP_CMPSS_BASE, CMPSS_TRIP_FILTER | CMPSS_TRIPOUT_FILTER);

您可以尝试更改来自异步比较器输出的 PWM 跳闸、就像以下代码一样、查看行为是否有任何差异。 注意：您肯定希望 TRIPOUT 来自滤波器输出。 否则、CMPSS 斜坡将复位得太快、并且 PWM 跳闸将太短、导致 PWM 无法正确锁存。

CMPSS_configOutputsHigh(PSFB_PCMC_OCP_CMPSS_BASE,(CMPSS_TRIPOUT_FILTER | CMPSS_TRIP_ASYNC_COMP))

跳闸区和动作限定器设置看起来也正常。  

我建议您使用输出 XBAR 将 CMPSS TRIPOUT 信号带到 GPIO 引脚。 借助此信号、您应该能够明确地告诉 CMPSS 何时生成到 PWM 的跳闸事件。 通过此信息、我们可以判断在错误条件下是否缺少任何行程。  

感谢您的评论。

由于农历新年假期、我们无法尽快查看您的回复。

我们将回顾您提到的两点、以便进一步分析、尤其是关于将设置更改为 ASYNC 和以可视化方式显示 CMPSS TRIPOUT 信号。

我们还查询了 VDDA 信号中噪声的影响。

对于 DAC 基准电压、我们选择了 VDDA (3.3V)作为其电源电压。

    // Use VDDA as the reference for the DAC and set DAC value to
    //
    CMPSS_configDAC(PSFB_PCMC_OCP_CMPSS_BASE, CMPSS_DACREF_VDDA |       // DAC Value -> Cmpss negative input
                    CMPSS_DACVAL_PWMSYNC | CMPSS_DACSRC_RAMP);

您是否认为 VDDA 中存在的噪声可能是导致该行为的原因？

注意：VDDA 连接到 TMS320F280039C DSP 的引脚34。

此致

    // Use VDDA as the reference for the DAC and set DAC value to
    //
    CMPSS_configDAC(PSFB_PCMC_OCP_CMPSS_BASE, CMPSS_DACREF_VDDA |      
                    CMPSS_DACVAL_PWMSYNC | CMPSS_DACSRC_RAMP);

是的、可以实现。 由于 ADC 也会使用 VDDA、因此 ADC 读数也会受到影响。  

您好、我们检查了两件事

1. 使用"将 PWM 跳闸更改为来自异步比较器输出"

CMPSS_configOutputsHigh(PSFB_PCMC_OCP_CMPSS_BASE, (CMPSS_TRIPOUT_FILTER | CMPSS_TRIP_ASYNC_COMP))

在用户手册中、我们发现绕过滤波器有助于避免2 sysclk 的延迟。 (请参阅以下摘自技术手册的快照)。

结果： 没有解决问题、我们仍然面临短路问题。

2."使用输出 XBAR 将 CMPSS TRIPOUT 信号带到 GPIO 引脚"。

结果：在发生短路之前未丢失跳闸信号。

以下是波形：

<There is a delay of 400ns CMPSS 的 TRIP 命令与 Switch>的关闭之间的时间间隔

就在短路之前开启

跳闸以前正常、但电流继续增加、导致短路 保护操作。

由于我们仍然面临同样的问题、我还有以下疑问：

1.我们可以使用 内部电压调节器(参考)作为 DAC 吗? 如果是、那么 您能否分享一些有关选择内部电压基准的文档/教程。

使用内部电压是否会有任何缺点？

谢谢你

您好！

我正在和 Abdur 一起工作。

我有一个问题。

请参阅伪波形、时间超过50%的占空比。

如果占空比时间接近50%占空比、 是否有办法强制 PWM 关闭？

此致、

金相模

您好！

我 再次检查了 CMPSS TRIPOUT 信号。

当输出负载固定时、测量以下波形。

输出电压正常工作、突然出现峰值电压。

 发生峰值电压时、ICommand 剂量不会改变。  

主变压器电流增加。 MCU 输入主变压器电流也增加。

但没有 CMPSS TRIPOUT 信号。

你怎么看？

CH1 12V 主电压

CH3  CMPSS TRIPOUT 信号

CH4 MCU 输入 主变压器电流

Ch6 主变压器电流

CH8 ICommand

此致、

金相模

你好,让我更详细地描述 Sangmo 的评论。

此事极为紧迫、 如果 TI 能够迅速作出回应以 解决此问题、我们将不胜感激。

下面是更多的跳闸信号波形(CMPSS -> X-BAR 输出-> GPIO (跳闸信号))。

跳闸信号的宽度逐渐减小、当占空比接近50%时、它将完全消失(下方缺失跳闸脉冲3)。

脉冲1宽度：77.9ns。   

脉冲2宽度：29.9ns  

这种情况并不常见、可以看出、由于缺少跳闸信号、ePWM 模块不会关闭 PWM。 它是连续的,而模式重复。

1.这种行为的原因可能是什么,我们如何解决它?

2.对于 PCMC、我们如何添加一定的占空比限制(因为电流会与基准实时比较)。 在 ePWM 模块中是否可以使用某些条件。 就像错过了某个跳闸信号一样、不要等待、并在指定时间后关闭 PWM。

谢谢你

Unknown 说：

1. 这种行为的原因可能是什么？我们如何解决？

CMPSS 故障脉冲触发源是哪个示波器通道？ 示波器在触发源之后是否具有双时基采样或能力采样通道 B？ 原因是样本的水平时间轴可能会产生误导、具体取决于范围触发的设置方式。 无论如何、在 CMPSS 跳闸事件触发了 PWM 动作限定符后、电感器电流(TR PRI)可能不会减小一段时间。

一种思维模式：当逆变器 MOSFET 热量大于25°C (在持续负载下)死区面积(D/S)衰减时。 因此、电路可能发生击穿事件、并且 CMPSS 跳闸钳位 D/S 低于保护二极管 TRR、因此幸运的是不会损坏 MOSFET。 也许会增加死区时序和/或增加一些 CMPSS 迟滞。 由于负载类型和线路电压条件、补偿虚假跳闸事件似乎没有 PWM 消隐延迟。   

对于延迟响应、我们深表歉意。 我想尽可能多地尝试和解决您的问题。

1.我们可以使用 内部电压调节器(参考)作为 DAC 吗? 如果是、那么 您能否分享一些有关选择内部电压基准的文档/教程。

使用内部电压是否会有任何缺点？

否、必须通过 VDDA 或 VDAC 引脚从外部提供基准电压。

Unknown 说：

如果占空比接近50%、 是否有办法强制 PWM 关闭？

是的、当然可以。 在相移系统中、CMPSS 事件将强制 PWM 输出为高电平或低电平、具体取决于您所处的半个 PWM 周期(请参阅下面的波形)。 还可以使用 PRD 和 ZRO 事件进一步配置 PWM、将 PWM 设置为高电平或低电平。 如果 CMPSS 跳闸没有发生、PRD 和 ZRO 事件仍将确保 PWM 输出进入正确的状态并且应确保占空比不大于50%。 我已经在您的 PWM 设置中检查了此配置、但请再次进行检查以确保正确。

最基本的问题似乎是 CMPSS 没有生成跳闸事件。 让我再考虑一下这个问题、我将提供进一步的反馈。  

红色波形 :输入电流(I_Ininput​ )

的符号 图 1. 就在短路之前、我们观察到 粉色门控信号 无法早于关闭 浅绿色门控信号 、正如预期的那样。

看似 HV 的电流 通过 FB 电阻分压器初级 T1、模拟块 CMPSS 的低电压+/-输入信号进行监控。 如果 DACVAL-L 输出未反相、则可以解释 CMPSS 为什么不向 PWM2-A/B 产生 CBC 脉冲、因此占空比(绿色信号)将输出电流向上驱动以处理突发直流负载初级 T2。 如果 T2初级或次级直流负载没有变化(测试持续30分钟)、如果没有死区时序、则可能是 CMPSS 配置问题。

           /* Configure inverting input for internal COMPDAC(VDDA3v3) reference
             * and low comparator inverted OR-ASYNCH filter outputs  */
            CMPSS_configHighComparator(obj->cmpssHandle[cnt],
                        CMPSS_INSRC_DAC | CMPSS_OR_ASYNC_OUT_W_FILT);
         
            CMPSS_configLowComparator(obj->cmpssHandle[cnt],
                        CMPSS_INSRC_DAC | CMPSS_OR_ASYNC_OUT_W_FILT
                                        | CMPSS_INV_INVERTED)
                                        
            /*Set 3x hysteresis on comparator inputs */
            CMPSS_setHysteresis(obj->cmpssHandle[cnt], 3);

1.我们使用 Teledyne LeCroy (HDO8038)示波器、该设置对于采样似乎是可以的。  

当我们多次重复实验时,这种现象在我们开始实验时就会持续发生,并且在本质上是周期性的。 因此、我们可以得出结论、它 与温度无关。 我们在上述结果中捕获了单个实例。 您可以看到 CMPSS 生成的跳闸脉冲。 在错过跳闸之前、脉冲宽度会变得越来越弱。 最终、它会减弱。

2.随着 TR PRI 电流增加、MOSFET 桥臂没有出现短路(无击穿)、并显示饱和迹象。

3.我会调整死区和 CMPSS 迟滞、并在以后更新。

如果您有任何其他解决方案、请告知我们。

谢谢你

感谢您的评论。

是的、PWM 配置为使用 PRD 和 ZRO 事件将 PWM 设置为高电平或低电平。  

对于 CMPSS 跳闸缺失的情况、PRD 和 ZRO 事件仍在运行、并确保占空比保持50%。

在这里可以看到、跳闸关闭了开关和 S

问题是、由于 CMPSS 的跳闸信号缺失、变压器电流会继续上升、最终由于次谐波振荡、内核开始呈现饱和和短路保护工作的迹象。

是否有办法可以设置占空比的最大限值？ 因此、由于缺少来自 CMPSS 的跳闸、PWM 以最大占空比关闭。

谢谢你

让我分享一个更清楚的实验图片,我们的问题。

Ch8：(橙色) CMPSS 跳变脉冲
CH4：(绿色)检测到的 PCMC 输入电流

Ch6：(蓝色)传输 PRI 电流

CH1：(黄色)输出电压

在此处、请查看橙色脉冲和绿色波形(检测到的输入电流)。

在左侧第四个橙色脉冲之后

  -  输入电流(绿色)不能完全降至零

  - tr Ipri (蓝色)也达到其最终值,因为几乎全占空比(50%)

对于辅助周期、由于 Iref 是固定的、因此转换器应该已经停止、因为现在电流从比之前更高的电平开始。 但是、它会继续增加、并且感应到的电流似乎没有越过基准值、并且不会产生脉冲。

谢谢

根据提供的信息、我认为问题在于 CMPSS 脉冲清除速度过快、导致 PWM 无法正确锁存事件。 我没有看到您提供的波形、其中清楚地显示了 MCU 变压器电流输入、PWM 输出、CMPSS 跳闸输出和 ICommand 之间的关系。 因此,我无法肯定我的怀疑。

为了清楚起见、CMPSS 跳变脉冲长度由 CMPSS 数字滤波器间接控制。 当比较器变为高电平时、即、当 MCU 变压器电流满足 DAC 值时、数字滤波器将开始 寄存1s、并且 CTRIPH 到 PWM 将变为高电平(假设 CTRIPH 来自异步路径)。 当数字滤波器计数1s > THRESH 时、它会将其输出设置为高电平。 这进而会将 斜坡重置为其最大值、这意味着 DAC 电压大于变压器电流、而比较器输出将 变为低电平、进而导致 PWM 的 CTRIPH 变为低电平。 我知道这可能有点令人困惑、但如果您研究 MCU TRM 中的 CMPSS 章节、应该可以更清晰一些。

最后、数字滤波器必须配置为使 CTRIPH 信号保持至少3个 TBCLK PWM 周期。

"TZn 输入上至少3个 TBCLK 低脉冲宽度足以触发 ePWM 模块上的故障条件。 如果脉冲宽度小于此值、则 CBC 或 OST 锁存器无法锁存跳闸条件。 "

请务必记住此处的模块时钟频率。 CMPSS 数字滤波器在 SYSCLK/CLKPRESCALE 下运行。

PWM 在 TBCLK 上运行。

我建议您检查 CMPSS 和 PWM 中的时钟分频器设置。 然后调整 CMPSS 数字滤波器、以确保 PWM 所需的最小3个 TBLK 周期。 您还可以将异步 CMPSS 跳闸带到 GPIO 上、以便您可以准确看到 PWM 看到的内容、并可以进一步验证 CMPSS 是否满足3 PWM 周期要求。  

Unknown 说：

这种现象在我们开始实验后就会持续发生、并且在本质上是周期性的。

这不是最初发布的问题。

Unknown 说：

转换器在运行了大约之后遇到短路 30分钟 在满载运行条件下。

 实际上并不是短路、CMPSS 电流限制在感知过载条件下不会完全调节 HV 驱动电流 CBC。 期望 CMPSS DACL 输出在高压过零负过流事件期间运行似乎是徒劳的。 相对于其他论坛如何配置 CMPSS DACL 输出来检测 DACH 过零正事件产生的过零负电流事件。 因此、如果正弦波负半周期内的交流输入线路干扰、它将通过 T1初级侧及以上。

 因此、DACL 中的电流检测高压电路必须监控 CMPSS DACL 输出 XBAR 信号的负过零电力线事件、这些信号驱动 PWM2-A/B DACL 跳闸 H 或 L 事件。 PWM DAC 跳闸时序还在表面上与死区发生器相关、在死区发生器中、PWMA 驱动器被反转以创建 PWMB 驱动、并与过零开关 H 桥初级 T2产生的交流电流相关。 PWM 驱动器应在一定程度上同步到交流线路干扰事件、<=PWMnA 和 PWMnB 都会触发1µs CBC 故障。

Genatco、这是一个直流/直流应用。 因为没有交流电流、所以没有过零事件。 变压器电流确实会经过正负周期、但电流信号在传递到 MCU 之前会经过整流。  

尊敬的 Gus：

好的、请参阅直流/直流转换器。 请注意、TP3 (CS_HV)没有电解电容器、在浪涌条件下的直流脉冲低于地电平来滤除 HV 脉冲。反激式 T1由直流电池源产生的交流线路供电 M1-M2。 总之、上面的奇数部分捕获示波器上的 PWM1/2A/B 信号捕获(占空比) PWM-A 没有那么多 B 减少或反转、反之亦然。 如果配置了 CMPSS 的模拟多路复用器可以驱动4个 PWM DAC 通道、为什么其他任意通道保持50%的占空比？ 在驱动相移零开关全桥的所有四个 PWM 通道上执行 CBC 电流限制难道不是一种审慎做法？ 为什么 CMPSS 设置为 TRIP 高电平、反相输出 匹配 DCAL、DCBL 多组合 TRIP？ 在以下看似配置的情况下延迟异步跳闸事件>PWM @20kHz 的下一个50µs 开关周期、怀疑死区发生器。 也许在交流电力线输入 M1和 M2上添加 MOV 可以减少线路瞬变。 建议示波器 TP3查看干扰期间 HV_FB 中发生的情况。

请注意、为客户紧急需要、TIDI-2000模块不得转售或用于消费类器件的任何部分。 按原样提供的示例软件可能需要进行调试和/或修改、以便对器件操作进行微调、使开发人员感到满意。   

XBAR_setEPWMMuxConfig (XBAR_TRIP4、XBAR_EPWM_MUX01_CMPSS1_CTRIPL)；
XBAR_ENABLEEPWMMUX (XBAR_TRIP4、XBAR_MUX01)；

EPWM_selectDigitalCompareTripInput (base1、EPWM_DC_TRIPIN4、EPWM_DC_TYPE_DCBH)；
EPWM_selectDigitalCompareTripInput (BASE2、EPWM_DC_TRIPIN4、EPWM_DC_TYPE_DCBH)；
EPWM_selectDigitalCompareTripInput (base3、EPWM_DC_TRIPIN4、EPWM_DC_TYPE_DCBH)；

EPWM_setTripZoneDigitalCompanyEventCondition (base1、EPWM_TZ_DC_OUTPUT_B1、EPWM_TZ_EVENT_DCXH_HIGH)；
EPWM_setTripZoneDigitalCompanyEventCondition (BASE2、EPWM_TZ_DC_OUTPUT_B1、EPWM_TZ_EVENT_DCXH_HIGH)；
EPWM_setTripZoneDigitalCompanyEventCondition (base3、EPWM_TZ_DC_OUTPUT_B1、EPWM_TZ_EVENT_DCXH_HIGH)；

感谢您发送编修。

我们主要是通过数字滤波器路径进行检查。

这意味着、一旦数字滤波器输出高电平、它也会同时复位斜坡生成(重置为其最大值)。

我们同时尝试了路径1 (异步)和路径2 (数字滤波器)、并在示波器上直观地显示了 CTRIPOUTH。

对于数字滤波器、我们将预分频器保留为0 (即值1)、以便更大限度地减少由滤波器引起的延迟。 然而、这两种情况都导致脉冲跳跃。

到目前为止、我们已了解：

-->此问题 从转换器在 经历次谐波振荡后尝试稳定开始。 在此期间、转换器占空比达到100%、CMPSS 会在周期结束时生成正常跳闸信号。  ITR (pri)显示最大功率传输操作。 DSP 相关问题会在下一周期发生。

  由于次谐波振荡、下一个周期应提前终止(即斜坡基准和测量电流应提前相交)。 但是、CMPSS 错过了该跳闸、周期由于 ePWM 周期为零而终止。 我们仍在尝试算出为什么 CMPSS 在全占空比之后的下一个周期中错过了跳闸。  

<Blue：itr (pri)、 Orange：CTRIPOUTH (GPIO 图)、  绿色：CT 输出(在 DSP 引脚之前)

是否可以通过示波器使内部斜坡信号可视化？ 如果可能、可以验证斜坡是否导致了此问题？

是否可以通过 DMC 访问它？

是否有其他解决该问题的想法？

谢谢您、此致

起初、我们运行转换器进行老化测试(30分钟)、但遇到了短路。

随着时间的推移、我们收到了 Gus 先生和您的更多反馈/帮助、因此我们查看了更多详细信息。

尤其是在发生短路之前、转换器首先会丢失 CTRIPOUTH 上的脉冲(通过示波器上的 GPIO 进行可视化显示)。 由于存在噪声、这种情况经常发生。 在使用强斜率补偿时、问题变得不那么频繁、但确实会一直发生跳闸脉冲缺失。

注意：DACL (CMPSSL)用于过流保护、而 DACH (CMPSSH)用于电流控制。

我们已经尝试增加死区时间、但这不会解决问题。

正如 Gus 所指出的、我们使用的是直流/直流转换器、而 FB 输入端的电流用于 PCMC。  

此致

Unknown 说：

注意：DACL (CMPSSL)用于过流保护

 DACL 过流值是多少(hal.h / x.c？) 为什么 CBC 不调节 PWM2-A/B 占空比、PWM1A/B 是通过 DACH 实现的相对相位控制？ 您似乎主要怀疑 DACH、可能是上面显示的斜坡发生器。 关于 PWM 模块(任何类别)、已知的一点是正确的：比较器寄存器的直接更新与影子复制更新相比、在死区发生器的立即更新期间会导致意外的电气问题。

 死区发生器是如何更新的、单个 PWM-1/2立即、影子还是全局的？ 我们注意到通过 x49c 比较器 A 使用影子副本进行全局更新时出现了奇怪的行为。您是否查看了 x39c MCU 勘误表 PDF、尽管 x49c 未列出完美复制的比较器 A/B 更新存在的任何问题。 然而、与旧类型 PWM 模块相反、3个 PWM 发生器的全局更新功能无法很好地发挥作用。

 人们会认为 x39c 死区发生器在互补模式下可以更好地进行单独和立即比较器 A 更新。 PWM1/2的看似 OVC/FB (PCMC)应独立运行、DACVAL-H 与 DACVAL-L 产生的干扰。 死区的配置方式是、信号 A 反转以使 B 同时为 PWM 发生器、1和2。 在奇怪的 PWM 周期中断期间、可能无法独立工作。 在两个低电平中间具有单脉冲的反相双低电平 PWM2 (蓝色)应反映 PWM1中接近相反的信号布线(绿色)、但 PWM2-B (反相)似乎不反映 PWM2-A 相移(绿色 B？) 周期结束时完全稳定。 组合死区发生器可能会导致与 PWM 操作相关的意外 PWM 驱动信号限定、通过 CMPSS DAC-H/L 异步跳闸事件中的模拟多路复用器输入触发 MDAC。

您是否已进行测试(甚至已添加 CPMSS 迟滞代码)？

我们首先通过 DMA 访问 DACHVALA、然后使用 DAC 在示波器上查看、以此绘制 DACHVALA 图。

波形：  
Ch6::紫色: ITR(初级)

CH3：青色：DACHVALA 寄存器的值

然而、斜坡复位、该寄存器的倒计时不会开始。  
它应该有开始倒计时。 有什么建议吗？

Abdur、

首先、可能的线路瞬态 HV_FB (TP3)或扩展高电平斜坡脉冲同相输入(A)是什么？

在斜坡脉冲时间内、您没有示波器捕获到的 TP3。 您位于工业区？ 有人在同一交流电力线变压器上运行 Tig/Arc 焊接机？ 请注意电路 HV_FB、HV_FLT 监测信号零 EMI 保护、DNP R24、R49、R26。 为何选择 DNP？ 也许是 HV_FB 输入端(TP3)上随机的 EMI？ 请注意、HV_FLT/HV_FB 连接在一起

可能会 降低值 C23 100pF 监控器 TP3并通过 DAC 斜坡范围捕获注意脉冲时间变化。 似乎您怀疑硬件软件问题。 但未提供建筑物中交流电力线状况的任何详细信息、也未在电干扰发生的同时捕获交流电力线。   

实际上、DMA 和 DAC 巧妙地使用来查看斜坡状态让我印象深刻！

以下是斜坡操作的说明：

通过设置 DACSOURCE = 1来启用斜坡发生器。 当选择 DACSOURCE=1时、RAMPSTS 的值从 RAMPMAXREFS 装载、且寄存器保持静态、直到接收到所选的 EPWMSYNCPER 信号。 接收到选定的 EPWMSYNCPER 信号后、在每个后续 SYSCLK 周期从 RAMPSTS 中减去 RAMPDECVALA 的值。

从 CMPSS 配置来看、有些东西看起来不正确。 您将"8"写入 RAMPSOURCE、由于器件只有8个 PWM 模块、因此无效。 值"8"表示 EPWM9不存在。 您能仔细检查一下吗？

    EALLOW;
    HWREGH(PSFB_PCMC_OCP_CMPSS_BASE + CMPSS_O_COMPDACCTL) =
        (HWREGH(PSFB_PCMC_OCP_CMPSS_BASE + CMPSS_O_COMPDACCTL) &
         ~(CMPSS_COMPDACCTL_RAMPSOURCE_M)) | (8);
    EDIS;

我们在之前的回复中已经分享了 HV_FB (TP3)波形。 我也在这里分享一下。

此处、绿色信号是点 TP3 (参考设计手册中的 HV_FB)处检测到的电流。

可以观察到、TP3 (检测到的初级侧电流)中没有噪声、跳闸脉冲仍然缺失。  请注意、我们正在实验室环境中进行测试、该转换器具有两个级：  交流/ 直流和直流/直流。 由于有直流链路、因此我们希望直流/直流级(PSFB)的输入阻抗很小而没有变化。 由于在 TP3中看不到噪声(绿色波形)、因此我们可以说第一级没有干扰。

我们已经尝试完全移除此 RC 滤波器(R32、1k Ω 和 C23 330pF)以消除 TP3中的延迟。 但是、仍会出现漏脉冲。

RC 滤波器具有(1k、330pF)值、滤波器的截止频率(fc)为482kHz。 根据您的建议(1k、100pF)、fc 为1500kHz、意味着几乎不会进行滤波。

但是、我们怀疑此问题与 CMPSS 设置有关。 我们将再次捕获 TP3和跳闸点信号、但我们似乎已经知道它的外观、因为我们已经有上面的波形。

谢谢你

在这里、8(即0000 1000)是选择 ePWM 5作为同步源的正确值。 要选择 ePWM 9、我们必须使用18(即0001 0010)。

第一个 LSB 被忽略、因为它用于 DACSource、并且必须为0。 接下来的四个位确定斜坡源。 对于 ePWM 5、它是0100(即4)、对应于 ePWM 5。

仔细查看波形(和斜坡图中的 DACHVALA 值)后、我们怀疑跳变脉冲和 ePWM 同步同时发生、顺便说一下、这是否可能？

因此、斜坡发生器会复位、但 它 似乎忽略了开始倒计时过程所需的 EPWM 同步值。

您对此有何看法？

然而、您发布的 TI 电路 HVFB 不是所示的 TIDM-02000；原理图具有全波桥式整流器初级侧。 其次、减小330pF 将增加 HVFB 脉冲响应窗口、缩短信号下降沿。 因此、它会忽略在连续触发模式下您的示波器无法捕获的随机周期性尖峰。

这是建议电路更改的主要原因、但您可以在 TP3上进行简单的瞬态检测测试。 设置示波器通道单次触发模式、负(-200mV 至-500mV)、以确保不会溢出非常快的瞬态脉冲、继续触发器捕获。 某些瞬态即使不是大多数瞬态也可能在兆赫范围内。 我们添加了内联铁氧体磁珠芯片、能够非常有效地阻止直流信号上出现的高频振铃瞬变。  

BTW：所发布的捕获更接近事件跟踪的末尾、而事件跟踪导致第一个 CBC 跳闸事件脉冲跨越数个 PWM 周期。 为什么不关注导致第一个跳闸事件脉冲的原因、而不关注导致脉冲丢失的原因呢？ 二次电池 T2电路中可能发生瞬态的唯一其他位置。 在无缝运行的情况下、你还可以将一个或者另外一个电流从 CBC 变为一个触发、以隔离此电路的哪一侧引起了第一个触发事件。    

Unknown 说：

忽略第一个 LSB、因为它适用于 DACSource 且必须为0。 接下来的四个位确定斜坡源。 对于 ePWM 5、它是0100(即4)、对应于 ePWM 5。[/QUOT]

是的、您完全正确。 我误读了这个。

[报价 userid="639503" url="~/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/1465785/tidm-02000-query-regarding-slope-compensation-in-3kw-dc-dc-converter-design-based-on-tidm-02000/5656708 #5656708"]在仔细查看波形(以及斜坡图中的 DACHVALA 值)后、我们怀疑跳变脉冲和 ePWM 同步是同时发生的、顺便说一句、这是否可能？

您可能遇到临界情况、此时 COMPHSTS (斜坡复位)出现在 EPWMSYNCPER 信号之后、导致斜坡复位并停止、直至*下一个*  EPWMSYNCPER 脉冲。 我必须咨询我们的 CMPSS 专家、看看是否有解决方法。  

我和一位同事讨论过。 可以想象到您达到下图所示 EPWMSYNCPER 信号之后的 COMPHSTS 转角条件。  

chunjiang dai 说：

我与一位同事讨论过。 可以想象到您达到下图所示 EPWMSYNCPER 信号之后的 COMPHSTS 转角条件。  [报价]

 是 ePWM 同步 PRD 时钟的 CMPSS (输入/输出)异步事件、是。 HV_FB 故障触发 OVC 跳变点似乎是硬接线 RC 时间常数？ 可以想象、当交流侧电流峰值保持在预设的 RMS 峰值以下时、没有 CBC 触发点到达 EPWM_DAC？

HV_FB 信号的宽度可能不同、边沿事件仅相对于实际 OVC 故障发生。 因此、 仅当边沿事件(偏移)相对于 ePWM 脉冲宽度具有特定宽度时、CMPSS 输出脉冲宽度才会使 CBC 触发 MDAC。 否则、由于 ePWM 占空比脉冲宽度中的消隐、MDAC 会忽略具有较短边沿事件的 CMPSS 脉冲。

x49c MCU class

/* Set CMPSS2 Blanking of LATCHCLR0-ePWM1 */
CMPSS_configBlanking(CMPSS2_BASE, 1);

/* Set CMPSS4 Blanking of LATCHCLR1-ePWM2 */
CMPSS_configBlanking(CMPSS4_BASE, 2);

/* Enable CMPSSx Blanking of LATCHCLR */
CMPSS_enableBlanking(obj->cmpssHandle[cnt]);

// ePWM Fault Edge Balnking:

    /* Set the DC-1A/1B BLANKWDW to sync PWM periods
     * TRM: 18.1.4.2 PG.1878 Figures 18-54/55 */
    EPWM_setDigitalCompareBlankingEvent(obj->pwmHandle[cnt], EPWM_DC_WINDOW_START_TBCTR_ZERO);
															//EPWM_DC_WINDOW_START_TBCTR_PERIOD

    /* Set DCx offset between window start pulse and blanking
     * window in number TBCLK's(10ns), offset=10µs  */
    EPWM_setDigitalCompareWindowOffset(obj->pwmHandle[cnt], 1000);

    /* Set DCx filter blanking window width TBCLK(10ns), width=5µs */
    EPWM_setDigitalCompareWindowLength(obj->pwmHandle[cnt], 500);

    /* Enable the DCx Blanking window */
    EPWM_enableDigitalCompareBlankingWindow(obj->pwmHandle[cnt]);

    /* Sset the Edge filter mode for Rise/Fall */
    EPWM_setDigitalCompareEdgeFilterMode(obj->pwmHandle[cnt], EPWM_DC_EDGEFILT_MODE_RISING);

    /* Set DC filter 1 edge count required to trigger DC events */
    EPWM_setDigitalCompareEdgeFilterEdgeCount(obj->pwmHandle[cnt], EPWM_DC_EDGEFILT_EDGECNT_1);

    /* Enable the DC edge filter */
    EPWM_enableDigitalCompareEdgeFilter(obj->pwmHandle[cnt]);

 

考虑到这一点、交流线路电压欧元200V 50Hz 与美国118V 60Hz。

欧元直流/直流的 OVC 滤波器电路(HV_FB)与美国滤波器设计似乎没有什么不同？

是的、CMPSS 中模拟比较器的输入和输出完全取决于变压器中的电流。 在高相移角度下、即当负载较高时、变压器电流可能会缓冲接近 CMPSS 周期结束时的 CMPSS 斜坡、该周期与 PWM 同步脉冲一致。

您好！

感谢您的评论。

我将找到能够测量 ePWM5的电压。

我在 TI 韩国公司听说过 Steve 作为角落案件。

当我测量波形时、我意识到斜坡复位可能在斜坡同步之后。

我将使用斜坡同步行为修改和测试 ePWM5。

  * pwm_period_ticks-5 --> 1

EPWM_setCounterCompareValue(base1, EPWM_COUNTER_COMPARE_C,
                                pwm_period_ticks - 5);
---->
EPWM_setCounterCompareValue(base1, EPWM_COUNTER_COMPARE_C,
                                1);

如果我按如下所示进行设置、我想我可以使斜坡同步始终在复位后发生、请告诉我您的想法。

void PSFB_HAL_setupAdcOvrSamplPWM(uint32_t base1, uint16_t pwm_period_ticks)
{
    EALLOW;

    EPWM_setPeriodLoadMode(base1, EPWM_PERIOD_DIRECT_LOAD);
    EPWM_setTimeBasePeriod(base1, pwm_period_ticks - 1);
    EPWM_setTimeBaseCounter(base1, 2);
    EPWM_setPhaseShift(base1, 2);
    EPWM_setTimeBaseCounterMode(base1, EPWM_COUNTER_MODE_UP);
    EPWM_setClockPrescaler(base1, EPWM_CLOCK_DIVIDER_1, EPWM_HSCLOCK_DIVIDER_1);

    EPWM_enablePhaseShiftLoad(base1);

    HRPWM_setSyncPulseSource(base1, HRPWM_PWMSYNC_SOURCE_COMPC_UP);
    EPWM_setCounterCompareValue(base1, EPWM_COUNTER_COMPARE_C,
                                1);

    EPWM_setSyncInPulseSource(base1, EPWM_SYNC_IN_PULSE_SRC_SYNCOUT_EPWM1); // 250210
    EDIS;
}

谢谢。

在修改 PWM 同步脉冲的行为之前、我建议在发生误差时在示波器中捕获该脉冲。 在实施任何修复之前、需要确保这是问题所在。  

也许请记住、CMPSSn (上述 Gus)已经规定了设置 CBC 锁存状态的条件、3个时钟周期。 看似 SYSCLK 是 ePWM 模块的外设时钟源 CMPSSn、而非 TBPRD 时钟源。 同样、T1初级信号可能相对于 SYSCLK 异步变化数百个周期、EURO 200VAC 50Hz 电源电压。 如果此文本不适用于此主题中的问题、请更正 Guss。 设置几微秒的边沿事件延迟偏移、任何周期都可能避免 SyncI / SyncPER 边沿丢失脉冲似乎出现在下一个 PWM 周期内。  

18.11.3使用 CMPSS 逐周期使 ePWM 跳闸当使用 CMPSS 逐周期使 ePWM 跳闸时、应采取措施防止一个 PWM 周期内置为有效的比较器跳闸状态扩展到下一个周期。 CMPSS 可用于向下游 ePWM 模块指示跳闸条件。 对于峰值电流模式控制等应用、每个 PWM 周期预计只会发生一个跳闸事件。 在某些条件下、如果未采取预防措施、持续或延迟跳闸事件(接近 PWM 周期结束)可能会继续到下一个 PWM 周期中。

如果 CMPSS 数字滤波器或 ePWM 数字比较(DC)子模块配置为对比较器跳闸信号进行鉴定、则会在 ePWM 跳闸逻辑响应跳闸信号的逻辑更改之前引入"N"个时钟周期的鉴定。 一旦 ePWM 跳闸条件合格、跳闸条件将在比较器跳闸信号取消置位后保持有效 N 个时钟周期。 如果合格的比较器跳闸信号在 PWM 周期结束之前的 N 个时钟周期内保持有效、则跳闸条件在下一个 PWM 周期开始之前不会被清除。 因此、新的 PWM 周期将在开始时立即检测跳闸条件。

为避免这种意外跳闸情况、用户应用程序应采取措施、确保在每个 PWM 周期结束之前取消置位 ePWM 跳闸逻辑检测到的合格跳闸信号。 这可以通过多种方法来实现：•设计系统时、应确保比较器跳闸在 PWM 周期结束前的 N 个时钟周期内不会生效。 •通过 ePWM 事件滤波器在 PWMSYNCPER 信号之前至少两个时钟周期激活比较器跳闸信号的消隐、并在下一个 PWM 周期中继续消隐至少 N 个时钟周期。 •如果使用 CMPSS COMPxLATCH 路径、请在 PWM 周期结束之前至少清零 N 个时钟周期。 锁存可由软件(通过 COMPSTSCLR)或通过生成早期 PWMSYNCPER 信号来清除。 该器件上的 ePWM 模块能够在 CMPC 或 CMPD 匹配(通过 HRPCTL)时生成 PWMSYNCPER、以实现 PWM 周期内任意 PWMSYNCPER 位置